Fitter report for DE2_NIOS_DEVICE_LED
Sun Apr 08 00:55:05 2007
Version 6.0 Build 178 04/27/2006 SJ Web Edition


---------------------
; Table of Contents ;
---------------------
  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Fitter Netlist Optimizations
  5. Pin-Out File
  6. Fitter Resource Usage Summary
  7. Input Pins
  8. Output Pins
  9. Bidir Pins
 10. I/O Bank Usage
 11. All Package Pins
 12. PLL Summary
 13. PLL Usage
 14. Output Pin Default Load For Reported TCO
 15. Fitter Resource Utilization by Entity
 16. Delay Chain Summary
 17. Pad To Core Delay Chain Fanout
 18. Control Signals
 19. Global & Other Fast Signals
 20. Non-Global High Fan-Out Signals
 21. Fitter RAM Summary
 22. Fitter DSP Block Usage Summary
 23. DSP Block Details
 24. Interconnect Usage Summary
 25. LAB Logic Elements
 26. LAB-wide Signals
 27. LAB Signals Sourced
 28. LAB Signals Sourced Out
 29. LAB Distinct Inputs
 30. Fitter Device Options
 31. Advanced Data - General
 32. Advanced Data - Placement Preparation
 33. Advanced Data - Placement
 34. Advanced Data - Routing
 35. Fitter Messages
 36. Fitter Suppressed Messages



----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2006 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files any of the foregoing 
(including device programming or simulation files), and any 
associated documentation or information are expressly subject 
to the terms and conditions of the Altera Program License 
Subscription Agreement, Altera MegaCore Function License 
Agreement, or other applicable license agreement, including, 
without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
Altera or its authorized distributors.  Please refer to the 
applicable agreement for further details.



+------------------------------------------------------------------------------+
; Fitter Summary                                                               ;
+------------------------------------+-----------------------------------------+
; Fitter Status                      ; Successful - Sun Apr 08 00:55:04 2007   ;
; Quartus II Version                 ; 6.0 Build 178 04/27/2006 SJ Web Edition ;
; Revision Name                      ; DE2_NIOS_DEVICE_LED                     ;
; Top-level Entity Name              ; DE2_NIOS_DEVICE_LED                     ;
; Family                             ; Cyclone II                              ;
; Device                             ; EP2C35F672C6                            ;
; Timing Models                      ; Final                                   ;
; Total logic elements               ; 4,162 / 33,216 ( 13 % )                 ;
; Total registers                    ; 2644                                    ;
; Total pins                         ; 429 / 475 ( 90 % )                      ;
; Total virtual pins                 ; 0                                       ;
; Total memory bits                  ; 72,192 / 483,840 ( 15 % )               ;
; Embedded Multiplier 9-bit elements ; 4 / 70 ( 6 % )                          ;
; Total PLLs                         ; 1 / 4 ( 25 % )                          ;
+------------------------------------+-----------------------------------------+


+------------------------------------------------------------------------------------------------------------------+
; Fitter Settings                                                                                                  ;
+------------------------------------------------+--------------------------------+--------------------------------+
; Option                                         ; Setting                        ; Default Value                  ;
+------------------------------------------------+--------------------------------+--------------------------------+
; Device                                         ; EP2C35F672C6                   ;                                ;
; Use smart compilation                          ; Off                            ; Off                            ;
; Router Timing Optimization Level               ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                    ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                       ; 1.0                            ; 1.0                            ;
; Optimize Hold Timing                           ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                    ; Off                            ; Off                            ;
; PowerPlay Power Optimization                   ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing     ; On                             ; On                             ;
; Limit to One Fitting Attempt                   ; Off                            ; Off                            ;
; Final Placement Optimizations                  ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations    ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                  ; 1                              ; 1                              ;
; PCI I/O                                        ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                          ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                      ; Off                            ; Off                            ;
; Auto Global Memory Control Signals             ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/Cyclone II ; Auto                           ; Auto                           ;
; Auto Delay Chains                              ; On                             ; On                             ;
; Auto Merge PLLs                                ; On                             ; On                             ;
; Ignore PLL Mode When Merging PLLs              ; Off                            ; Off                            ;
; Fitter Effort                                  ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                ; Normal                         ; Normal                         ;
; Auto Global Clock                              ; On                             ; On                             ;
; Auto Global Register Control Signals           ; On                             ; On                             ;
; Always Enable Input Buffers                    ; Off                            ; Off                            ;
+------------------------------------------------+--------------------------------+--------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Netlist Optimizations                                                                                                                                                                                                                                                                                                                                                                                       ;
+-----------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+
; Node                                                                                                                              ; Action          ; Operation        ; Reason                                 ; Node Port ; Destination Node                                                                                                                                                  ; Destination Port ;
+-----------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+
; I2C_AV_Config:u1|I2C_Controller:u0|SD[0]                                                                                          ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[15]                                                                                     ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[1]                                                                                          ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[14]                                                                                     ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[2]                                                                                          ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[13]                                                                                     ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[3]                                                                                          ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[12]                                                                                     ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[4]                                                                                          ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[11]                                                                                     ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[5]                                                                                          ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[10]                                                                                     ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[6]                                                                                          ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[9]                                                                                      ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[7]                                                                                          ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[8]                                                                                      ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[8]                                                                                          ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[7]                                                                                      ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[9]                                                                                          ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[6]                                                                                      ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[10]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[5]                                                                                      ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[11]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[4]                                                                                      ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[12]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[3]                                                                                      ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[13]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[2]                                                                                      ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[14]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[1]                                                                                      ; PORTADATAOUT     ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[15]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|q_a[0]                                                                                      ; PORTADATAOUT     ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[0]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[0]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[0]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[1]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[1]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[1]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[2]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[2]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[2]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[3]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[3]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[3]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[4]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[4]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[4]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[5]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[5]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[5]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[6]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[6]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[6]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[7]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[7]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[7]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[8]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[8]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[8]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[9]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[9]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[9]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[10]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[10]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[10]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[11]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[11]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[11]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[12]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[12]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[12]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[13]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[13]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[13]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[14]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[14]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[14]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[15]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[15]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[15]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[16]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[17]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[18]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[19]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[20]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[21]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[22]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[23]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[24]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[25]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[26]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[27]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[28]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[29]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[30]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src1[31]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAA            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[0]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[0]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[0]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[0]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[1]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[1]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[1]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[1]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[2]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[2]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[2]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[2]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[3]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[3]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[3]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[3]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[4]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[4]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[4]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[4]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[5]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[5]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[5]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[5]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[6]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[6]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[6]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[6]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[7]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[7]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[7]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[7]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[8]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[8]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[8]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[8]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[9]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[9]                                                                                         ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[9]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[9]~_Duplicate_1                                                                            ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[10]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[10]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[10]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[10]~_Duplicate_1                                                                           ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[11]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[11]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[11]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[11]~_Duplicate_1                                                                           ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[12]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[12]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[12]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[12]~_Duplicate_1                                                                           ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[13]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[13]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[13]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[13]~_Duplicate_1                                                                           ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[14]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[14]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[14]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[14]~_Duplicate_1                                                                           ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[15]                                                                                        ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[15]                                                                                        ; Duplicated      ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[15]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_src2[15]~_Duplicate_1                                                                           ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ; DATAB            ;
; system_0:u0|cpu_0:the_cpu_0|D_bht_data[0]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht|altsyncram:the_altsyncram|altsyncram_q8e1:auto_generated|altsyncram_pfn1:altsyncram1|q_a[0]                ; PORTADATAOUT     ;
; system_0:u0|cpu_0:the_cpu_0|D_bht_data[1]                                                                                         ; Packed Register ; Register Packing ; Timing optimization                    ; REGOUT    ; system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht|altsyncram:the_altsyncram|altsyncram_q8e1:auto_generated|altsyncram_pfn1:altsyncram1|q_a[1]                ; PORTADATAOUT     ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[0]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[0]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[1]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[1]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[2]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[2]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[3]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[3]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[4]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[4]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[5]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[5]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[6]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[6]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[7]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[7]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[8]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[8]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[9]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[9]                                                                                                                                                      ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[10]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[10]                                                                                                                                                     ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[11]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_ADDR[11]                                                                                                                                                     ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_bank[0]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_BA_0                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_bank[1]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_BA_1                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[0]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_WE_N                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[0]                                                                                          ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_cmd[0]~_Duplicate_1                                                                                                             ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[1]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_CAS_N                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[1]                                                                                          ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_cmd[1]~_Duplicate_1                                                                                                             ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[2]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_RAS_N                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[2]                                                                                          ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_cmd[2]~_Duplicate_1                                                                                                             ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_cmd[3]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_CS_N                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[0]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[0]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[0]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[0]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[1]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[1]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[1]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[1]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[2]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[2]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[2]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[2]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[3]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[3]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[3]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[3]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[4]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[4]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[4]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[4]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[5]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[5]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[5]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[5]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[6]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[6]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[6]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[6]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[7]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[7]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[7]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[7]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[8]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[8]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[8]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[8]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[9]                                                                                         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[9]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[9]                                                                                         ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[9]~_Duplicate_1                                                                                                            ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[10]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[10]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[10]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[10]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[11]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[11]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[11]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[11]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[12]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[12]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[12]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[12]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[13]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[13]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[13]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[13]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[14]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[14]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[14]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[14]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[15]                                                                                        ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_DQ[15]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_data[15]                                                                                        ; Duplicated      ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|m_data[15]~_Duplicate_1                                                                                                           ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|m_dqm[0]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_LDQM                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|m_dqm[1]                                                                                          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; DRAM_UDQM                                                                                                                                                         ; DATAIN           ;
; system_0:u0|sdram_0:the_sdram_0|oe                                                                                                ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[15]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe                                                                                                ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_1                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_1                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[14]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_1                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_2                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_2                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[13]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_2                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_3                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_3                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[12]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_3                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_4                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_4                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[11]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_4                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_5                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_5                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[10]                                                                                                                                                       ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_5                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_6                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_6                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[9]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_6                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_7                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_7                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[8]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_7                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_8                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_8                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[7]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_8                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_9                                                                                                                   ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_9                                                                                   ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[6]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_9                                                                                   ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_10                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_10                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[5]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_10                                                                                  ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_11                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_11                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[4]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_11                                                                                  ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_12                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_12                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[3]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_12                                                                                  ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_13                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_13                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[2]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_13                                                                                  ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_14                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_14                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[1]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_14                                                                                  ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_15                                                                                                                  ; REGOUT           ;
; system_0:u0|sdram_0:the_sdram_0|oe~_Duplicate_15                                                                                  ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DRAM_DQ[0]                                                                                                                                                        ; OE               ;
; system_0:u0|sdram_0:the_sdram_0|za_data[0]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[0]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[1]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[1]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[2]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[2]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[3]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[3]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[4]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[4]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[5]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[5]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[6]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[6]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[7]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[7]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[8]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[8]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[9]                                                                                        ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[9]                                                                                                                                                        ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[10]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[10]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[11]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[11]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[12]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[12]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[13]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[13]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[14]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[14]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|sdram_0:the_sdram_0|za_data[15]                                                                                       ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; DRAM_DQ[15]                                                                                                                                                       ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[7]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_1                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_1       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[6]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_1       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_2                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_2       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[5]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_2       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_3                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_3       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[4]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_3       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_4                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_4       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[3]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_4       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_5                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_5       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[2]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_5       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_6                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_6       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[1]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_6       ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_7                                       ; REGOUT           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_7       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[0]                                                                                                                                                          ; OE               ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[0] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[0]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[1] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[1]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[2] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[2]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[3] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[3]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[4] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[4]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[5] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[5]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[6] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[6]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[7] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[7]                                                                                                                                                          ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[0]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[0]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[1]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[1]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[2]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[2]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[3]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[3]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[4]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[4]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[5]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[5]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[6]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[6]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[7]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[7]                                                                                                                                                          ; COMBOUT          ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|select_n_to_the_cfi_flash_0            ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_CE_N                                                                                                                                                           ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[0]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[0]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[1]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[1]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[2]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[2]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[3]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[3]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[4]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[4]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[5]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[5]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[6]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[6]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[7]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[7]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[8]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[8]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[9]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[9]                                                                                                                                                        ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[10]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[10]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[11]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[11]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[12]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[12]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[13]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[13]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[14]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[14]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[15]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[15]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[16]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[16]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[17]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[17]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[18]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[18]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[19]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[19]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[20]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[20]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[21]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[21]                                                                                                                                                       ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_readn               ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_OE_N                                                                                                                                                           ; DATAIN           ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|write_n_to_the_cfi_flash_0             ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_WE_N                                                                                                                                                           ; DATAIN           ;
+-----------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+-------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/csce496/final_project/PROCESSOR/DE2_NIOS_DEVICE_LED.pin.


+----------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                      ;
+---------------------------------------------+------------------------------------------------------+
; Resource                                    ; Usage                                                ;
+---------------------------------------------+------------------------------------------------------+
; Total logic elements                        ; 4,162 / 33,216 ( 13 % )                              ;
;     -- Combinational with no register       ; 1518                                                 ;
;     -- Register only                        ; 602                                                  ;
;     -- Combinational with a register        ; 2042                                                 ;
;                                             ;                                                      ;
; Logic element usage by number of LUT inputs ;                                                      ;
;     -- 4 input functions                    ; 1883                                                 ;
;     -- 3 input functions                    ; 1072                                                 ;
;     -- <=2 input functions                  ; 605                                                  ;
;     -- Register only                        ; 602                                                  ;
;                                             ;                                                      ;
; Logic elements by mode                      ;                                                      ;
;     -- normal mode                          ; 3219                                                 ;
;     -- arithmetic mode                      ; 341                                                  ;
;                                             ;                                                      ;
; Total registers                             ; 2,761 / 33,216 ( 8 % )                               ;
; Total LABs                                  ; 345 / 2,076 ( 17 % )                                 ;
; User inserted logic elements                ; 0                                                    ;
; Virtual pins                                ; 0                                                    ;
; I/O pins                                    ; 429 / 475 ( 90 % )                                   ;
;     -- Clock pins                           ; 8 / 8 ( 100 % )                                      ;
; Number of I/O registers                     ; 117                                                  ;
; Global signals                              ; 10                                                   ;
; M4Ks                                        ; 23 / 105 ( 22 % )                                    ;
; Total memory bits                           ; 72,192 / 483,840 ( 15 % )                            ;
; Total RAM block bits                        ; 105,984 / 483,840 ( 22 % )                           ;
; Embedded Multiplier 9-bit elements          ; 4 / 70 ( 6 % )                                       ;
; PLLs                                        ; 1 / 4 ( 25 % )                                       ;
; Global clocks                               ; 10 / 16 ( 63 % )                                     ;
; Maximum fan-out node                        ; SDRAM_PLL:PLL1|altpll:altpll_component|_clk1~clkctrl ;
; Maximum fan-out                             ; 2069                                                 ;
; Highest non-global fan-out signal           ; system_0:u0|cpu_0:the_cpu_0|A_stall                  ;
; Highest non-global fan-out                  ; 708                                                  ;
; Total fan-out                               ; 23577                                                ;
; Average fan-out                             ; 3.31                                                 ;
+---------------------------------------------+------------------------------------------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                       ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name       ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; AUD_ADCDAT ; B5    ; 3        ; 3            ; 36           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; CLOCK_27   ; D13   ; 3        ; 31           ; 36           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; CLOCK_50   ; N2    ; 2        ; 0            ; 18           ; 0           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; ENET_INT   ; B21   ; 4        ; 59           ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; EXT_CLOCK  ; P26   ; 6        ; 65           ; 19           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; IRDA_RXD   ; AE25  ; 6        ; 65           ; 2            ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; KEY[0]     ; G26   ; 5        ; 65           ; 27           ; 1           ; 68                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; KEY[1]     ; N23   ; 5        ; 65           ; 20           ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; KEY[2]     ; P23   ; 6        ; 65           ; 18           ; 0           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; KEY[3]     ; W26   ; 6        ; 65           ; 10           ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; OTG_DREQ0  ; F6    ; 2        ; 0            ; 33           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; OTG_DREQ1  ; E5    ; 2        ; 0            ; 34           ; 4           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; OTG_INT0   ; B3    ; 2        ; 0            ; 34           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; OTG_INT1   ; C3    ; 2        ; 0            ; 33           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; PS2_CLK    ; D26   ; 5        ; 65           ; 31           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; PS2_DAT    ; C24   ; 5        ; 65           ; 32           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[0]      ; N25   ; 5        ; 65           ; 19           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[10]     ; N1    ; 2        ; 0            ; 18           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[11]     ; P1    ; 1        ; 0            ; 18           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[12]     ; P2    ; 1        ; 0            ; 18           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[13]     ; T7    ; 1        ; 0            ; 11           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[14]     ; U3    ; 1        ; 0            ; 12           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[15]     ; U4    ; 1        ; 0            ; 12           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[16]     ; V1    ; 1        ; 0            ; 12           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[17]     ; V2    ; 1        ; 0            ; 12           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[1]      ; N26   ; 5        ; 65           ; 19           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[2]      ; P25   ; 6        ; 65           ; 19           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[3]      ; AE14  ; 7        ; 33           ; 0            ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[4]      ; AF14  ; 7        ; 33           ; 0            ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[5]      ; AD13  ; 8        ; 33           ; 0            ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[6]      ; AC13  ; 8        ; 33           ; 0            ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[7]      ; C13   ; 3        ; 31           ; 36           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[8]      ; B13   ; 4        ; 31           ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; SW[9]      ; A13   ; 4        ; 31           ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TCK        ; D14   ; 4        ; 33           ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TCS        ; A14   ; 4        ; 33           ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TDI        ; B14   ; 4        ; 33           ; 36           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TD_DATA[0] ; J9    ; 3        ; 5            ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TD_DATA[1] ; E8    ; 3        ; 7            ; 36           ; 3           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TD_DATA[2] ; H8    ; 3        ; 7            ; 36           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TD_DATA[3] ; H10   ; 3        ; 7            ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TD_DATA[4] ; G9    ; 3        ; 7            ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TD_DATA[5] ; F9    ; 3        ; 9            ; 36           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TD_DATA[6] ; D7    ; 3        ; 9            ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TD_DATA[7] ; C7    ; 3        ; 9            ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TD_HS      ; D5    ; 3        ; 5            ; 36           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; TD_VS      ; K9    ; 3        ; 5            ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; UART_RXD   ; C25   ; 5        ; 65           ; 32           ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                    ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name          ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; AUD_DACDAT    ; A4    ; 3        ; 1            ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; AUD_XCK       ; A5    ; 3        ; 3            ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[0]  ; T6    ; 1        ; 0            ; 11           ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[10] ; Y1    ; 1        ; 0            ; 9            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[11] ; V5    ; 1        ; 0            ; 8            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[1]  ; V4    ; 1        ; 0            ; 11           ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[2]  ; V3    ; 1        ; 0            ; 11           ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[3]  ; W2    ; 1        ; 0            ; 10           ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[4]  ; W1    ; 1        ; 0            ; 10           ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[5]  ; U6    ; 1        ; 0            ; 10           ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[6]  ; U7    ; 1        ; 0            ; 10           ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[7]  ; U5    ; 1        ; 0            ; 9            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[8]  ; W4    ; 1        ; 0            ; 9            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_ADDR[9]  ; W3    ; 1        ; 0            ; 9            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_BA_0     ; AE2   ; 1        ; 0            ; 3            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_BA_1     ; AE3   ; 1        ; 0            ; 3            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_CAS_N    ; AB3   ; 1        ; 0            ; 3            ; 2           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_CKE      ; AA6   ; 1        ; 0            ; 2            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_CLK      ; AA7   ; 1        ; 0            ; 2            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_CS_N     ; AC3   ; 1        ; 0            ; 2            ; 0           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_LDQM     ; AD2   ; 1        ; 0            ; 4            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_RAS_N    ; AB4   ; 1        ; 0            ; 3            ; 3           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_UDQM     ; Y5    ; 1        ; 0            ; 4            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_WE_N     ; AD3   ; 1        ; 0            ; 4            ; 3           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_CLK      ; B24   ; 5        ; 65           ; 32           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_CMD      ; A21   ; 4        ; 59           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_CS_N     ; A23   ; 4        ; 61           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_RD_N     ; A22   ; 4        ; 61           ; 36           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_RST_N    ; B23   ; 4        ; 61           ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_WR_N     ; B22   ; 4        ; 61           ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[0]    ; AC18  ; 7        ; 48           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[10]   ; AE17  ; 7        ; 44           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[11]   ; AF17  ; 7        ; 44           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[12]   ; W16   ; 7        ; 42           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[13]   ; W15   ; 7        ; 42           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[14]   ; AC16  ; 7        ; 42           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[15]   ; AD16  ; 7        ; 42           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[16]   ; AE16  ; 7        ; 40           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[17]   ; AC15  ; 7        ; 40           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[18]   ; AB15  ; 7        ; 40           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[19]   ; AA15  ; 7        ; 40           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[1]    ; AB18  ; 7        ; 48           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[20]   ; Y15   ; 7        ; 37           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[21]   ; Y14   ; 7        ; 37           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[2]    ; AE19  ; 7        ; 48           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[3]    ; AF19  ; 7        ; 48           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[4]    ; AE18  ; 7        ; 46           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[5]    ; AF18  ; 7        ; 46           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[6]    ; Y16   ; 7        ; 46           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[7]    ; AA16  ; 7        ; 46           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[8]    ; AD17  ; 7        ; 44           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[9]    ; AC17  ; 7        ; 44           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_CE_N       ; V17   ; 7        ; 50           ; 0            ; 2           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_OE_N       ; W17   ; 7        ; 50           ; 0            ; 3           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_RST_N      ; AA18  ; 7        ; 50           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_WE_N       ; AA17  ; 7        ; 50           ; 0            ; 1           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[0]       ; AF10  ; 8        ; 24           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[1]       ; AB12  ; 8        ; 24           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[2]       ; AC12  ; 8        ; 24           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[3]       ; AD11  ; 8        ; 27           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[4]       ; AE11  ; 8        ; 27           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[5]       ; V14   ; 8        ; 27           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX0[6]       ; V13   ; 8        ; 27           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[0]       ; V20   ; 6        ; 65           ; 3            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[1]       ; V21   ; 6        ; 65           ; 3            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[2]       ; W21   ; 6        ; 65           ; 4            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[3]       ; Y22   ; 6        ; 65           ; 4            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[4]       ; AA24  ; 6        ; 65           ; 4            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[5]       ; AA23  ; 6        ; 65           ; 5            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX1[6]       ; AB24  ; 6        ; 65           ; 5            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[0]       ; AB23  ; 6        ; 65           ; 5            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[1]       ; V22   ; 6        ; 65           ; 6            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[2]       ; AC25  ; 6        ; 65           ; 6            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[3]       ; AC26  ; 6        ; 65           ; 6            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[4]       ; AB26  ; 6        ; 65           ; 7            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[5]       ; AB25  ; 6        ; 65           ; 7            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX2[6]       ; Y24   ; 6        ; 65           ; 7            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[0]       ; Y23   ; 6        ; 65           ; 7            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[1]       ; AA25  ; 6        ; 65           ; 8            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[2]       ; AA26  ; 6        ; 65           ; 8            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[3]       ; Y26   ; 6        ; 65           ; 8            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[4]       ; Y25   ; 6        ; 65           ; 8            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[5]       ; U22   ; 6        ; 65           ; 9            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX3[6]       ; W24   ; 6        ; 65           ; 9            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX4[0]       ; U9    ; 1        ; 0            ; 13           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX4[1]       ; U1    ; 1        ; 0            ; 13           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX4[2]       ; U2    ; 1        ; 0            ; 13           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX4[3]       ; T4    ; 1        ; 0            ; 14           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX4[4]       ; R7    ; 1        ; 0            ; 14           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX4[5]       ; R6    ; 1        ; 0            ; 14           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX4[6]       ; T3    ; 1        ; 0            ; 15           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX5[0]       ; T2    ; 1        ; 0            ; 15           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX5[1]       ; P6    ; 1        ; 0            ; 15           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX5[2]       ; P7    ; 1        ; 0            ; 15           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX5[3]       ; T9    ; 1        ; 0            ; 16           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX5[4]       ; R5    ; 1        ; 0            ; 16           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX5[5]       ; R4    ; 1        ; 0            ; 16           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX5[6]       ; R3    ; 1        ; 0            ; 17           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX6[0]       ; R2    ; 1        ; 0            ; 17           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX6[1]       ; P4    ; 1        ; 0            ; 17           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX6[2]       ; P3    ; 1        ; 0            ; 17           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX6[3]       ; M2    ; 2        ; 0            ; 23           ; 4           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX6[4]       ; M3    ; 2        ; 0            ; 23           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX6[5]       ; M5    ; 2        ; 0            ; 23           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX6[6]       ; M4    ; 2        ; 0            ; 23           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX7[0]       ; L3    ; 2        ; 0            ; 24           ; 4           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX7[1]       ; L2    ; 2        ; 0            ; 24           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX7[2]       ; L9    ; 2        ; 0            ; 24           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX7[3]       ; L6    ; 2        ; 0            ; 24           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX7[4]       ; L7    ; 2        ; 0            ; 24           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX7[5]       ; P9    ; 2        ; 0            ; 25           ; 4           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; HEX7[6]       ; N9    ; 2        ; 0            ; 25           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; I2C_SCLK      ; A6    ; 3        ; 3            ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; IRDA_TXD      ; AE24  ; 6        ; 65           ; 2            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_BLON      ; K2    ; 2        ; 0            ; 25           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_EN        ; K3    ; 2        ; 0            ; 26           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_ON        ; L4    ; 2        ; 0            ; 25           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_RS        ; K1    ; 2        ; 0            ; 25           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_RW        ; K4    ; 2        ; 0            ; 26           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[0]       ; AE22  ; 7        ; 59           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[1]       ; AF22  ; 7        ; 59           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[2]       ; W19   ; 7        ; 59           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[3]       ; V18   ; 7        ; 59           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[4]       ; U18   ; 7        ; 57           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[5]       ; U17   ; 7        ; 57           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[6]       ; AA20  ; 7        ; 57           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[7]       ; Y18   ; 7        ; 57           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDG[8]       ; Y12   ; 8        ; 29           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[0]       ; AE23  ; 7        ; 63           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[10]      ; AA13  ; 7        ; 35           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[11]      ; AC14  ; 7        ; 35           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[12]      ; AD15  ; 7        ; 35           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[13]      ; AE15  ; 7        ; 35           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[14]      ; AF13  ; 8        ; 31           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[15]      ; AE13  ; 8        ; 31           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[16]      ; AE12  ; 8        ; 31           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[17]      ; AD12  ; 8        ; 31           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[1]       ; AF23  ; 7        ; 63           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[2]       ; AB21  ; 7        ; 63           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[3]       ; AC22  ; 7        ; 63           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[4]       ; AD22  ; 7        ; 61           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[5]       ; AD23  ; 7        ; 61           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[6]       ; AD21  ; 7        ; 61           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[7]       ; AC21  ; 7        ; 61           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[8]       ; AA14  ; 7        ; 37           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LEDR[9]       ; Y13   ; 7        ; 37           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_ADDR[0]   ; K7    ; 2        ; 0            ; 29           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_ADDR[1]   ; F2    ; 2        ; 0            ; 28           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_CS_N      ; F1    ; 2        ; 0            ; 28           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DACK0_N   ; C2    ; 2        ; 0            ; 33           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DACK1_N   ; B2    ; 2        ; 0            ; 34           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_FSPEED    ; F3    ; 2        ; 0            ; 32           ; 0           ; no              ; no                     ; no            ; no              ; yes        ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_LSPEED    ; G6    ; 2        ; 0            ; 33           ; 4           ; no              ; no                     ; no            ; no              ; yes        ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_RD_N      ; G2    ; 2        ; 0            ; 28           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_RST_N     ; G5    ; 2        ; 0            ; 33           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_WR_N      ; G1    ; 2        ; 0            ; 28           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SD_CLK        ; AD25  ; 6        ; 65           ; 2            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[0]  ; AE4   ; 8        ; 1            ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[10] ; V10   ; 8        ; 5            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[11] ; V9    ; 8        ; 5            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[12] ; AC7   ; 8        ; 7            ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[13] ; W8    ; 8        ; 7            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[14] ; W10   ; 8        ; 7            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[15] ; Y10   ; 8        ; 7            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[16] ; AB8   ; 8        ; 9            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[17] ; AC8   ; 8        ; 9            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[1]  ; AF4   ; 8        ; 1            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[2]  ; AC5   ; 8        ; 1            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[3]  ; AC6   ; 8        ; 1            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[4]  ; AD4   ; 8        ; 3            ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[5]  ; AD5   ; 8        ; 3            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[6]  ; AE5   ; 8        ; 3            ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[7]  ; AF5   ; 8        ; 3            ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[8]  ; AD6   ; 8        ; 5            ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_ADDR[9]  ; AD7   ; 8        ; 5            ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_CE_N     ; AC11  ; 8        ; 22           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_LB_N     ; AE9   ; 8        ; 20           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_OE_N     ; AD10  ; 8        ; 22           ; 0            ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_UB_N     ; AF9   ; 8        ; 22           ; 0            ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_WE_N     ; AE10  ; 8        ; 24           ; 0            ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; TDO           ; F14   ; 4        ; 35           ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; TD_RESET      ; C4    ; 3        ; 5            ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; UART_TXD      ; B25   ; 5        ; 65           ; 32           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_BLANK     ; D6    ; 3        ; 11           ; 36           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[0]      ; J13   ; 3        ; 24           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[1]      ; J14   ; 3        ; 24           ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[2]      ; F12   ; 3        ; 27           ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[3]      ; G12   ; 3        ; 27           ; 36           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[4]      ; J10   ; 3        ; 27           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[5]      ; J11   ; 3        ; 27           ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[6]      ; C11   ; 3        ; 29           ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[7]      ; B11   ; 3        ; 29           ; 36           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[8]      ; C12   ; 3        ; 29           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_B[9]      ; B12   ; 3        ; 29           ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_CLK       ; B8    ; 3        ; 16           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[0]      ; B9    ; 3        ; 20           ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[1]      ; A9    ; 3        ; 20           ; 36           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[2]      ; C10   ; 3        ; 20           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[3]      ; D10   ; 3        ; 20           ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[4]      ; B10   ; 3        ; 22           ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[5]      ; A10   ; 3        ; 22           ; 36           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[6]      ; G11   ; 3        ; 22           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[7]      ; D11   ; 3        ; 22           ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[8]      ; E12   ; 3        ; 24           ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_G[9]      ; D12   ; 3        ; 24           ; 36           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_HS        ; A7    ; 3        ; 11           ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[0]      ; C8    ; 3        ; 14           ; 36           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[1]      ; F10   ; 3        ; 14           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[2]      ; G10   ; 3        ; 14           ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[3]      ; D9    ; 3        ; 16           ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[4]      ; C9    ; 3        ; 16           ; 36           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[5]      ; A8    ; 3        ; 16           ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[6]      ; H11   ; 3        ; 18           ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[7]      ; H12   ; 3        ; 18           ; 36           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[8]      ; F11   ; 3        ; 18           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_R[9]      ; E10   ; 3        ; 18           ; 36           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_SYNC      ; B7    ; 3        ; 11           ; 36           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; VGA_VS        ; D8    ; 3        ; 14           ; 36           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins                                                                                                                                                                                                                                                                                                                                            ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name          ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; AUD_ADCLRCK   ; C5    ; 3        ; 1            ; 36           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; AUD_BCLK      ; B4    ; 3        ; 1            ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; AUD_DACLRCK   ; C6    ; 3        ; 1            ; 36           ; 2           ; 1                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[0]    ; V6    ; 1        ; 0            ; 8            ; 1           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[10]   ; AB1   ; 1        ; 0            ; 6            ; 3           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[11]   ; AA4   ; 1        ; 0            ; 5            ; 0           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[12]   ; AA3   ; 1        ; 0            ; 5            ; 1           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[13]   ; AC2   ; 1        ; 0            ; 5            ; 2           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[14]   ; AC1   ; 1        ; 0            ; 5            ; 3           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[15]   ; AA5   ; 1        ; 0            ; 4            ; 0           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[1]    ; AA2   ; 1        ; 0            ; 8            ; 2           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[2]    ; AA1   ; 1        ; 0            ; 8            ; 3           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[3]    ; Y3    ; 1        ; 0            ; 7            ; 0           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[4]    ; Y4    ; 1        ; 0            ; 7            ; 1           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[5]    ; R8    ; 1        ; 0            ; 7            ; 2           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[6]    ; T8    ; 1        ; 0            ; 7            ; 3           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[7]    ; V7    ; 1        ; 0            ; 6            ; 0           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[8]    ; W6    ; 1        ; 0            ; 6            ; 1           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; DRAM_DQ[9]    ; AB2   ; 1        ; 0            ; 6            ; 2           ; 0                     ; 2                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[0]  ; D17   ; 4        ; 46           ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[10] ; C19   ; 4        ; 53           ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[11] ; D19   ; 4        ; 53           ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[12] ; B19   ; 4        ; 53           ; 36           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[13] ; A19   ; 4        ; 53           ; 36           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[14] ; E18   ; 4        ; 50           ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[15] ; D18   ; 4        ; 50           ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[1]  ; C17   ; 4        ; 46           ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[2]  ; B18   ; 4        ; 46           ; 36           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[3]  ; A18   ; 4        ; 46           ; 36           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[4]  ; B17   ; 4        ; 42           ; 36           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[5]  ; A17   ; 4        ; 42           ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[6]  ; B16   ; 4        ; 37           ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[7]  ; B15   ; 4        ; 37           ; 36           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[8]  ; B20   ; 4        ; 55           ; 36           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; ENET_DATA[9]  ; A20   ; 4        ; 55           ; 36           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[0]      ; AD19  ; 7        ; 53           ; 0            ; 3           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[1]      ; AC19  ; 7        ; 53           ; 0            ; 2           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[2]      ; AF20  ; 7        ; 53           ; 0            ; 1           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[3]      ; AE20  ; 7        ; 53           ; 0            ; 0           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[4]      ; AB20  ; 7        ; 55           ; 0            ; 3           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[5]      ; AC20  ; 7        ; 55           ; 0            ; 2           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[6]      ; AF21  ; 7        ; 55           ; 0            ; 1           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[7]      ; AE21  ; 7        ; 55           ; 0            ; 0           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[0]     ; D25   ; 5        ; 65           ; 31           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[10]    ; N18   ; 5        ; 65           ; 29           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[11]    ; P18   ; 5        ; 65           ; 29           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[12]    ; G23   ; 5        ; 65           ; 28           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[13]    ; G24   ; 5        ; 65           ; 28           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[14]    ; K22   ; 5        ; 65           ; 28           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[15]    ; G25   ; 5        ; 65           ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[16]    ; H23   ; 5        ; 65           ; 27           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[17]    ; H24   ; 5        ; 65           ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[18]    ; J23   ; 5        ; 65           ; 26           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[19]    ; J24   ; 5        ; 65           ; 26           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[1]     ; J22   ; 5        ; 65           ; 31           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[20]    ; H25   ; 5        ; 65           ; 26           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[21]    ; H26   ; 5        ; 65           ; 26           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[22]    ; H19   ; 5        ; 65           ; 26           ; 4           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[23]    ; K18   ; 5        ; 65           ; 25           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[24]    ; K19   ; 5        ; 65           ; 25           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[25]    ; K21   ; 5        ; 65           ; 25           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[26]    ; K23   ; 5        ; 65           ; 25           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[27]    ; K24   ; 5        ; 65           ; 25           ; 4           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[28]    ; L21   ; 5        ; 65           ; 24           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[29]    ; L20   ; 5        ; 65           ; 24           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[2]     ; E26   ; 5        ; 65           ; 31           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[30]    ; J25   ; 5        ; 65           ; 24           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[31]    ; J26   ; 5        ; 65           ; 24           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[32]    ; L23   ; 5        ; 65           ; 23           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[33]    ; L24   ; 5        ; 65           ; 23           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[34]    ; L25   ; 5        ; 65           ; 23           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[35]    ; L19   ; 5        ; 65           ; 23           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[3]     ; E25   ; 5        ; 65           ; 31           ; 4           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[4]     ; F24   ; 5        ; 65           ; 30           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[5]     ; F23   ; 5        ; 65           ; 30           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[6]     ; J21   ; 5        ; 65           ; 30           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[7]     ; J20   ; 5        ; 65           ; 30           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[8]     ; F25   ; 5        ; 65           ; 29           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_0[9]     ; F26   ; 5        ; 65           ; 29           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[0]     ; K25   ; 5        ; 65           ; 22           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[10]    ; N24   ; 5        ; 65           ; 20           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[11]    ; P24   ; 6        ; 65           ; 18           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[12]    ; R25   ; 6        ; 65           ; 17           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[13]    ; R24   ; 6        ; 65           ; 17           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[14]    ; R20   ; 6        ; 65           ; 16           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[15]    ; T22   ; 6        ; 65           ; 16           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[16]    ; T23   ; 6        ; 65           ; 16           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[17]    ; T24   ; 6        ; 65           ; 15           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[18]    ; T25   ; 6        ; 65           ; 15           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[19]    ; T18   ; 6        ; 65           ; 14           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[1]     ; K26   ; 5        ; 65           ; 22           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[20]    ; T21   ; 6        ; 65           ; 14           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[21]    ; T20   ; 6        ; 65           ; 14           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[22]    ; U26   ; 6        ; 65           ; 13           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[23]    ; U25   ; 6        ; 65           ; 13           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[24]    ; U23   ; 6        ; 65           ; 13           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[25]    ; U24   ; 6        ; 65           ; 13           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[26]    ; R19   ; 6        ; 65           ; 12           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[27]    ; T19   ; 6        ; 65           ; 12           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[28]    ; U20   ; 6        ; 65           ; 12           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[29]    ; U21   ; 6        ; 65           ; 11           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[2]     ; M22   ; 5        ; 65           ; 22           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[30]    ; V26   ; 6        ; 65           ; 11           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[31]    ; V25   ; 6        ; 65           ; 11           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[32]    ; V24   ; 6        ; 65           ; 10           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[33]    ; V23   ; 6        ; 65           ; 10           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[34]    ; W25   ; 6        ; 65           ; 10           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[35]    ; W23   ; 6        ; 65           ; 9            ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[3]     ; M23   ; 5        ; 65           ; 22           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[4]     ; M19   ; 5        ; 65           ; 21           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[5]     ; M20   ; 5        ; 65           ; 21           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[6]     ; N20   ; 5        ; 65           ; 21           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[7]     ; M21   ; 5        ; 65           ; 21           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[8]     ; M24   ; 5        ; 65           ; 20           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; GPIO_1[9]     ; M25   ; 5        ; 65           ; 20           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; I2C_SDAT      ; B6    ; 3        ; 3            ; 36           ; 1           ; 3                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_DATA[0]   ; J1    ; 2        ; 0            ; 26           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_DATA[1]   ; J2    ; 2        ; 0            ; 26           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_DATA[2]   ; H1    ; 2        ; 0            ; 27           ; 4           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_DATA[3]   ; H2    ; 2        ; 0            ; 27           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_DATA[4]   ; J4    ; 2        ; 0            ; 27           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_DATA[5]   ; J3    ; 2        ; 0            ; 27           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_DATA[6]   ; H4    ; 2        ; 0            ; 27           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; LCD_DATA[7]   ; H3    ; 2        ; 0            ; 28           ; 4           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[0]   ; F4    ; 2        ; 0            ; 32           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[10]  ; K6    ; 2        ; 0            ; 30           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[11]  ; K5    ; 2        ; 0            ; 30           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[12]  ; G4    ; 2        ; 0            ; 30           ; 4           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[13]  ; G3    ; 2        ; 0            ; 29           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[14]  ; J6    ; 2        ; 0            ; 29           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[15]  ; K8    ; 2        ; 0            ; 29           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[1]   ; D2    ; 2        ; 0            ; 32           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[2]   ; D1    ; 2        ; 0            ; 32           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[3]   ; F7    ; 2        ; 0            ; 32           ; 4           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[4]   ; J5    ; 2        ; 0            ; 31           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[5]   ; J8    ; 2        ; 0            ; 31           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[6]   ; J7    ; 2        ; 0            ; 31           ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[7]   ; H6    ; 2        ; 0            ; 31           ; 3           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[8]   ; E2    ; 2        ; 0            ; 30           ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; OTG_DATA[9]   ; E1    ; 2        ; 0            ; 30           ; 1           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SD_CMD        ; Y21   ; 6        ; 65           ; 3            ; 2           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SD_DAT        ; AD24  ; 6        ; 65           ; 2            ; 0           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; yes        ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SD_DAT3       ; AC23  ; 6        ; 65           ; 2            ; 4           ; 0                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[0]    ; AD8   ; 8        ; 9            ; 0            ; 0           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[10]   ; AE8   ; 8        ; 18           ; 0            ; 3           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[11]   ; AF8   ; 8        ; 18           ; 0            ; 2           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[12]   ; W11   ; 8        ; 18           ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[13]   ; W12   ; 8        ; 18           ; 0            ; 0           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[14]   ; AC9   ; 8        ; 20           ; 0            ; 2           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[15]   ; AC10  ; 8        ; 20           ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[1]    ; AE6   ; 8        ; 11           ; 0            ; 2           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[2]    ; AF6   ; 8        ; 11           ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[3]    ; AA9   ; 8        ; 11           ; 0            ; 0           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[4]    ; AA10  ; 8        ; 14           ; 0            ; 2           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[5]    ; AB10  ; 8        ; 14           ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[6]    ; AA11  ; 8        ; 14           ; 0            ; 0           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[7]    ; Y11   ; 8        ; 16           ; 0            ; 2           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[8]    ; AE7   ; 8        ; 16           ; 0            ; 1           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; SRAM_DQ[9]    ; AF7   ; 8        ; 16           ; 0            ; 0           ; 4                     ; 0                  ; no     ; no             ; no              ; no                     ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
+---------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+


+-------------------------------------------------------------+
; I/O Bank Usage                                              ;
+----------+-------------------+---------------+--------------+
; I/O Bank ; Usage             ; VCCIO Voltage ; VREF Voltage ;
+----------+-------------------+---------------+--------------+
; 1        ; 62 / 64 ( 97 % )  ; 3.3V          ; --           ;
; 2        ; 58 / 59 ( 98 % )  ; 3.3V          ; --           ;
; 3        ; 56 / 56 ( 100 % ) ; 3.3V          ; --           ;
; 4        ; 28 / 58 ( 48 % )  ; 3.3V          ; --           ;
; 5        ; 56 / 65 ( 86 % )  ; 3.3V          ; --           ;
; 6        ; 56 / 59 ( 95 % )  ; 3.3V          ; --           ;
; 7        ; 58 / 58 ( 100 % ) ; 3.3V          ; --           ;
; 8        ; 53 / 56 ( 95 % )  ; 3.3V          ; --           ;
+----------+-------------------+---------------+--------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                                        ;
+----------+------------+----------+-------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage                            ; Dir.   ; I/O Standard ; Voltage ; I/O Type   ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+-------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; A2       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; A3       ;            ; 3        ; VCCIO3                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A4       ; 484        ; 3        ; AUD_DACDAT                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A5       ; 482        ; 3        ; AUD_XCK                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A6       ; 479        ; 3        ; I2C_SCLK                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A7       ; 465        ; 3        ; VGA_HS                                    ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A8       ; 457        ; 3        ; VGA_R[5]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A9       ; 451        ; 3        ; VGA_G[1]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A10      ; 447        ; 3        ; VGA_G[5]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A11      ;            ; 3        ; VCCIO3                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A12      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; A13      ; 430        ; 4        ; SW[9]                                     ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A14      ; 427        ; 4        ; TCS                                       ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A15      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; A16      ;            ; 4        ; VCCIO4                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A17      ; 412        ; 4        ; ENET_DATA[5]                              ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A18      ; 406        ; 4        ; ENET_DATA[3]                              ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A19      ; 394        ; 4        ; ENET_DATA[13]                             ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A20      ; 390        ; 4        ; ENET_DATA[9]                              ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A21      ; 382        ; 4        ; ENET_CMD                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A22      ; 379        ; 4        ; ENET_RD_N                                 ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A23      ; 378        ; 4        ; ENET_CS_N                                 ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; A24      ;            ; 4        ; VCCIO4                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A25      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AA1      ; 107        ; 1        ; DRAM_DQ[2]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AA2      ; 106        ; 1        ; DRAM_DQ[1]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AA3      ; 117        ; 1        ; DRAM_DQ[12]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AA4      ; 116        ; 1        ; DRAM_DQ[11]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AA5      ; 120        ; 1        ; DRAM_DQ[15]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AA6      ; 130        ; 1        ; DRAM_CKE                                  ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AA7      ; 129        ; 1        ; DRAM_CLK                                  ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AA8      ;            ;          ; VCCA_PLL1                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; AA9      ; 152        ; 8        ; SRAM_DQ[3]                                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA10     ; 153        ; 8        ; SRAM_DQ[4]                                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA11     ; 155        ; 8        ; SRAM_DQ[6]                                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA12     ; 179        ; 8        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AA13     ; 192        ; 7        ; LEDR[10]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA14     ; 194        ; 7        ; LEDR[8]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA15     ; 197        ; 7        ; FL_ADDR[19]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA16     ; 209        ; 7        ; FL_ADDR[7]                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA17     ; 219        ; 7        ; FL_WE_N                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA18     ; 220        ; 7        ; FL_RST_N                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA19     ;            ;          ; VCCA_PLL4                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; AA20     ; 230        ; 7        ; LEDG[6]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA21     ;            ;          ; GND_PLL4                                  ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AA22     ;            ; 6        ; VCCIO6                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AA23     ; 256        ; 6        ; HEX1[5]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AA24     ; 255        ; 6        ; HEX1[4]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AA25     ; 266        ; 6        ; HEX3[1]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AA26     ; 267        ; 6        ; HEX3[2]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AB1      ; 115        ; 1        ; DRAM_DQ[10]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AB2      ; 114        ; 1        ; DRAM_DQ[9]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AB3      ; 126        ; 1        ; DRAM_CAS_N                                ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AB4      ; 127        ; 1        ; DRAM_RAS_N                                ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AB5      ;            ; 1        ; VCCIO1                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB6      ;            ; 8        ; VCCIO8                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB7      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AB8      ; 147        ; 8        ; SRAM_ADDR[16]                             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB9      ;            ; 8        ; VCCIO8                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB10     ; 154        ; 8        ; SRAM_DQ[5]                                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB11     ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AB12     ; 171        ; 8        ; HEX0[1]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB13     ;            ; 8        ; VCCIO8                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB14     ;            ; 7        ; VCCIO7                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB15     ; 198        ; 7        ; FL_ADDR[18]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB16     ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AB17     ;            ; 7        ; VCCIO7                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB18     ; 215        ; 7        ; FL_ADDR[1]                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB19     ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AB20     ; 225        ; 7        ; FL_DQ[4]                                  ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB21     ; 242        ; 7        ; LEDR[2]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB22     ;            ; 7        ; VCCIO7                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB23     ; 258        ; 6        ; HEX2[0]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AB24     ; 257        ; 6        ; HEX1[6]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AB25     ; 263        ; 6        ; HEX2[5]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AB26     ; 262        ; 6        ; HEX2[4]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AC1      ; 119        ; 1        ; DRAM_DQ[14]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AC2      ; 118        ; 1        ; DRAM_DQ[13]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AC3      ; 128        ; 1        ; DRAM_CS_N                                 ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AC4      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AC5      ; 133        ; 8        ; SRAM_ADDR[2]                              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC6      ; 134        ; 8        ; SRAM_ADDR[3]                              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC7      ; 143        ; 8        ; SRAM_ADDR[12]                             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC8      ; 148        ; 8        ; SRAM_ADDR[17]                             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC9      ; 163        ; 8        ; SRAM_DQ[14]                               ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC10     ; 164        ; 8        ; SRAM_DQ[15]                               ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC11     ; 168        ; 8        ; SRAM_CE_N                                 ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC12     ; 172        ; 8        ; HEX0[2]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC13     ; 185        ; 8        ; SW[6]                                     ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC14     ; 191        ; 7        ; LEDR[11]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC15     ; 199        ; 7        ; FL_ADDR[17]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC16     ; 202        ; 7        ; FL_ADDR[14]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC17     ; 207        ; 7        ; FL_ADDR[9]                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC18     ; 216        ; 7        ; FL_ADDR[0]                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC19     ; 222        ; 7        ; FL_DQ[1]                                  ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC20     ; 226        ; 7        ; FL_DQ[5]                                  ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC21     ; 237        ; 7        ; LEDR[7]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC22     ; 241        ; 7        ; LEDR[3]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC23     ; 245        ; 6        ; SD_DAT3                                   ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AC24     ;            ;          ; NC                                        ;        ;              ;         ; --         ;                 ; --       ; --           ;
; AC25     ; 260        ; 6        ; HEX2[2]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AC26     ; 261        ; 6        ; HEX2[3]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AD1      ;            ; 1        ; VCCIO1                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AD2      ; 122        ; 1        ; DRAM_LDQM                                 ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AD3      ; 123        ; 1        ; DRAM_WE_N                                 ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AD4      ; 135        ; 8        ; SRAM_ADDR[4]                              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD5      ; 136        ; 8        ; SRAM_ADDR[5]                              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD6      ; 139        ; 8        ; SRAM_ADDR[8]                              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD7      ; 140        ; 8        ; SRAM_ADDR[9]                              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD8      ; 149        ; 8        ; SRAM_DQ[0]                                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD9      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AD10     ; 167        ; 8        ; SRAM_OE_N                                 ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD11     ; 173        ; 8        ; HEX0[3]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD12     ; 181        ; 8        ; LEDR[17]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD13     ; 186        ; 8        ; SW[5]                                     ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD14     ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AD15     ; 190        ; 7        ; LEDR[12]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD16     ; 201        ; 7        ; FL_ADDR[15]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD17     ; 208        ; 7        ; FL_ADDR[8]                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD18     ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AD19     ; 221        ; 7        ; FL_DQ[0]                                  ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD20     ;            ; 7        ; VCCIO7                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AD21     ; 238        ; 7        ; LEDR[6]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD22     ; 240        ; 7        ; LEDR[4]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD23     ; 239        ; 7        ; LEDR[5]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD24     ; 249        ; 6        ; SD_DAT                                    ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AD25     ; 248        ; 6        ; SD_CLK                                    ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AD26     ;            ; 6        ; VCCIO6                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AE1      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AE2      ; 124        ; 1        ; DRAM_BA_0                                 ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AE3      ; 125        ; 1        ; DRAM_BA_1                                 ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AE4      ; 131        ; 8        ; SRAM_ADDR[0]                              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE5      ; 137        ; 8        ; SRAM_ADDR[6]                              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE6      ; 150        ; 8        ; SRAM_DQ[1]                                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE7      ; 157        ; 8        ; SRAM_DQ[8]                                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE8      ; 159        ; 8        ; SRAM_DQ[10]                               ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE9      ; 165        ; 8        ; SRAM_LB_N                                 ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE10     ; 169        ; 8        ; SRAM_WE_N                                 ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE11     ; 174        ; 8        ; HEX0[4]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE12     ; 182        ; 8        ; LEDR[16]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE13     ; 183        ; 8        ; LEDR[15]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE14     ; 188        ; 7        ; SW[3]                                     ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE15     ; 189        ; 7        ; LEDR[13]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE16     ; 200        ; 7        ; FL_ADDR[16]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE17     ; 206        ; 7        ; FL_ADDR[10]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE18     ; 212        ; 7        ; FL_ADDR[4]                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE19     ; 214        ; 7        ; FL_ADDR[2]                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE20     ; 224        ; 7        ; FL_DQ[3]                                  ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE21     ; 228        ; 7        ; FL_DQ[7]                                  ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE22     ; 236        ; 7        ; LEDG[0]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE23     ; 244        ; 7        ; LEDR[0]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE24     ; 247        ; 6        ; IRDA_TXD                                  ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AE25     ; 246        ; 6        ; IRDA_RXD                                  ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; AE26     ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AF2      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AF3      ;            ; 8        ; VCCIO8                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AF4      ; 132        ; 8        ; SRAM_ADDR[1]                              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF5      ; 138        ; 8        ; SRAM_ADDR[7]                              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF6      ; 151        ; 8        ; SRAM_DQ[2]                                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF7      ; 158        ; 8        ; SRAM_DQ[9]                                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF8      ; 160        ; 8        ; SRAM_DQ[11]                               ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF9      ; 166        ; 8        ; SRAM_UB_N                                 ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF10     ; 170        ; 8        ; HEX0[0]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF11     ;            ; 8        ; VCCIO8                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AF12     ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AF13     ; 184        ; 8        ; LEDR[14]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF14     ; 187        ; 7        ; SW[4]                                     ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF15     ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AF16     ;            ; 7        ; VCCIO7                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AF17     ; 205        ; 7        ; FL_ADDR[11]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF18     ; 211        ; 7        ; FL_ADDR[5]                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF19     ; 213        ; 7        ; FL_ADDR[3]                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF20     ; 223        ; 7        ; FL_DQ[2]                                  ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF21     ; 227        ; 7        ; FL_DQ[6]                                  ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF22     ; 235        ; 7        ; LEDG[1]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF23     ; 243        ; 7        ; LEDR[1]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AF24     ;            ; 7        ; VCCIO7                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AF25     ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; B1       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; B2       ; 2          ; 2        ; OTG_DACK1_N                               ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; B3       ; 3          ; 2        ; OTG_INT0                                  ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; B4       ; 483        ; 3        ; AUD_BCLK                                  ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B5       ; 481        ; 3        ; AUD_ADCDAT                                ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B6       ; 480        ; 3        ; I2C_SDAT                                  ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B7       ; 466        ; 3        ; VGA_SYNC                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B8       ; 458        ; 3        ; VGA_CLK                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B9       ; 452        ; 3        ; VGA_G[0]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B10      ; 448        ; 3        ; VGA_G[4]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B11      ; 435        ; 3        ; VGA_B[7]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B12      ; 433        ; 3        ; VGA_B[9]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B13      ; 429        ; 4        ; SW[8]                                     ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B14      ; 428        ; 4        ; TDI                                       ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B15      ; 420        ; 4        ; ENET_DATA[7]                              ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B16      ; 419        ; 4        ; ENET_DATA[6]                              ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B17      ; 411        ; 4        ; ENET_DATA[4]                              ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B18      ; 405        ; 4        ; ENET_DATA[2]                              ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B19      ; 393        ; 4        ; ENET_DATA[12]                             ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B20      ; 389        ; 4        ; ENET_DATA[8]                              ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B21      ; 381        ; 4        ; ENET_INT                                  ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B22      ; 380        ; 4        ; ENET_WR_N                                 ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B23      ; 377        ; 4        ; ENET_RST_N                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; B24      ; 363        ; 5        ; ENET_CLK                                  ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; B25      ; 362        ; 5        ; UART_TXD                                  ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; B26      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; C1       ;            ; 2        ; VCCIO2                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; C2       ; 6          ; 2        ; OTG_DACK0_N                               ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; C3       ; 7          ; 2        ; OTG_INT1                                  ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; C4       ; 478        ; 3        ; TD_RESET                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C5       ; 486        ; 3        ; AUD_ADCLRCK                               ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C6       ; 485        ; 3        ; AUD_DACLRCK                               ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C7       ; 468        ; 3        ; TD_DATA[7]                                ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C8       ; 463        ; 3        ; VGA_R[0]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C9       ; 459        ; 3        ; VGA_R[4]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C10      ; 450        ; 3        ; VGA_G[2]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C11      ; 436        ; 3        ; VGA_B[6]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C12      ; 434        ; 3        ; VGA_B[8]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C13      ; 431        ; 3        ; SW[7]                                     ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C14      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; C15      ; 421        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C16      ; 418        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C17      ; 404        ; 4        ; ENET_DATA[1]                              ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C18      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; C19      ; 391        ; 4        ; ENET_DATA[10]                             ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; C20      ;            ; 4        ; VCCIO4                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; C21      ; 375        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C22      ; 374        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C23      ; 373        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; C24      ; 360        ; 5        ; PS2_DAT                                   ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; C25      ; 361        ; 5        ; UART_RXD                                  ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; C26      ;            ; 5        ; VCCIO5                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; D1       ; 13         ; 2        ; OTG_DATA[2]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D2       ; 12         ; 2        ; OTG_DATA[1]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D3       ; 1          ; 2        ; +~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input  ; LVTTL        ;         ; Row I/O    ; N               ; no       ; Off          ;
; D4       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; D5       ; 477        ; 3        ; TD_HS                                     ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D6       ; 467        ; 3        ; VGA_BLANK                                 ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D7       ; 469        ; 3        ; TD_DATA[6]                                ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D8       ; 464        ; 3        ; VGA_VS                                    ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D9       ; 460        ; 3        ; VGA_R[3]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D10      ; 449        ; 3        ; VGA_G[3]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D11      ; 445        ; 3        ; VGA_G[7]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D12      ; 443        ; 3        ; VGA_G[9]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D13      ; 432        ; 3        ; CLOCK_27                                  ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D14      ; 426        ; 4        ; TCK                                       ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D15      ; 417        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; D16      ; 415        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; D17      ; 403        ; 4        ; ENET_DATA[0]                              ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D18      ; 396        ; 4        ; ENET_DATA[15]                             ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D19      ; 392        ; 4        ; ENET_DATA[11]                             ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; D20      ; 387        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; D21      ; 376        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; D22      ;            ; 4        ; VCCIO4                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; D23      ; 369        ; 5        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; D24      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; D25      ; 358        ; 5        ; GPIO_0[0]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; D26      ; 359        ; 5        ; PS2_CLK                                   ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E1       ; 20         ; 2        ; OTG_DATA[9]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E2       ; 19         ; 2        ; OTG_DATA[8]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E3       ; 0          ; 2        ; +~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input  ; LVTTL        ;         ; Row I/O    ; N               ; no       ; Off          ;
; E4       ;            ;          ; GND_PLL3                                  ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E5       ; 4          ; 2        ; OTG_DREQ1                                 ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E6       ;            ; 3        ; VCCIO3                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; E7       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E8       ; 474        ; 3        ; TD_DATA[1]                                ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; E9       ;            ; 3        ; VCCIO3                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; E10      ; 453        ; 3        ; VGA_R[9]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; E11      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E12      ; 444        ; 3        ; VGA_G[8]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; E13      ;            ; 3        ; VCCIO3                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; E14      ;            ; 4        ; VCCIO4                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; E15      ; 416        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; E16      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E17      ;            ; 4        ; VCCIO4                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; E18      ; 395        ; 4        ; ENET_DATA[14]                             ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; E19      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E20      ; 388        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; E21      ;            ;          ; GND_PLL2                                  ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; E22      ; 370        ; 5        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; E23      ; 365        ; 5        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; E24      ; 364        ; 5        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; E25      ; 355        ; 5        ; GPIO_0[3]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; E26      ; 356        ; 5        ; GPIO_0[2]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F1       ; 29         ; 2        ; OTG_CS_N                                  ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F2       ; 28         ; 2        ; OTG_ADDR[1]                               ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F3       ; 10         ; 2        ; OTG_FSPEED                                ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F4       ; 11         ; 2        ; OTG_DATA[0]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F5       ;            ; 2        ; VCCIO2                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; F6       ; 5          ; 2        ; OTG_DREQ0                                 ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F7       ; 14         ; 2        ; OTG_DATA[3]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F8       ;            ;          ; GNDA_PLL3                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; F9       ; 470        ; 3        ; TD_DATA[5]                                ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; F10      ; 462        ; 3        ; VGA_R[1]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; F11      ; 454        ; 3        ; VGA_R[8]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; F12      ; 440        ; 3        ; VGA_B[2]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; F13      ; 423        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; F14      ; 425        ; 4        ; TDO                                       ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; F15      ; 409        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; F16      ; 408        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; F17      ; 401        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; F18      ; 398        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; F19      ;            ;          ; GNDA_PLL2                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; F20      ; 372        ; 5        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; F21      ; 371        ; 5        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; F22      ;            ; 5        ; VCCIO5                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; F23      ; 353        ; 5        ; GPIO_0[5]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F24      ; 354        ; 5        ; GPIO_0[4]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F25      ; 350        ; 5        ; GPIO_0[8]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; F26      ; 349        ; 5        ; GPIO_0[9]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G1       ; 30         ; 2        ; OTG_WR_N                                  ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G2       ; 31         ; 2        ; OTG_RD_N                                  ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G3       ; 24         ; 2        ; OTG_DATA[13]                              ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G4       ; 23         ; 2        ; OTG_DATA[12]                              ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G5       ; 8          ; 2        ; OTG_RST_N                                 ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G6       ; 9          ; 2        ; OTG_LSPEED                                ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G7       ;            ;          ; GND_PLL3                                  ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; G8       ;            ;          ; VCCA_PLL3                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; G9       ; 471        ; 3        ; TD_DATA[4]                                ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; G10      ; 461        ; 3        ; VGA_R[2]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; G11      ; 446        ; 3        ; VGA_G[6]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; G12      ; 439        ; 3        ; VGA_B[3]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; G13      ; 422        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; G14      ; 424        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; G15      ; 410        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; G16      ; 407        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; G17      ; 402        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; G18      ; 397        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; G19      ;            ;          ; VCCA_PLL2                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; G20      ;            ;          ; GND_PLL2                                  ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; G21      ; 368        ; 5        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; G22      ; 367        ; 5        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; G23      ; 346        ; 5        ; GPIO_0[12]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G24      ; 345        ; 5        ; GPIO_0[13]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G25      ; 343        ; 5        ; GPIO_0[15]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; G26      ; 342        ; 5        ; KEY[0]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H1       ; 37         ; 2        ; LCD_DATA[2]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H2       ; 36         ; 2        ; LCD_DATA[3]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H3       ; 32         ; 2        ; LCD_DATA[7]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H4       ; 33         ; 2        ; LCD_DATA[6]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H5       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; H6       ; 18         ; 2        ; OTG_DATA[7]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H7       ;            ;          ; VCCD_PLL3                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; H8       ; 473        ; 3        ; TD_DATA[2]                                ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; H9       ;            ; 3        ; VCCIO3                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; H10      ; 472        ; 3        ; TD_DATA[3]                                ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; H11      ; 456        ; 3        ; VGA_R[6]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; H12      ; 455        ; 3        ; VGA_R[7]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; H13      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; H14      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; H15      ; 414        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; H16      ; 413        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; H17      ; 400        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; H18      ;            ; 4        ; VCCIO4                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; H19      ; 335        ; 5        ; GPIO_0[22]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H20      ;            ;          ; VCCD_PLL2                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; H21      ; 366        ; 5        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; H22      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; H23      ; 341        ; 5        ; GPIO_0[16]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H24      ; 340        ; 5        ; GPIO_0[17]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H25      ; 337        ; 5        ; GPIO_0[20]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; H26      ; 336        ; 5        ; GPIO_0[21]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J1       ; 39         ; 2        ; LCD_DATA[0]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J2       ; 38         ; 2        ; LCD_DATA[1]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J3       ; 34         ; 2        ; LCD_DATA[5]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J4       ; 35         ; 2        ; LCD_DATA[4]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J5       ; 15         ; 2        ; OTG_DATA[4]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J6       ; 25         ; 2        ; OTG_DATA[14]                              ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J7       ; 17         ; 2        ; OTG_DATA[6]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J8       ; 16         ; 2        ; OTG_DATA[5]                               ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J9       ; 475        ; 3        ; TD_DATA[0]                                ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; J10      ; 438        ; 3        ; VGA_B[4]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; J11      ; 437        ; 3        ; VGA_B[5]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; J12      ;            ; 3        ; VCCIO3                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; J13      ; 442        ; 3        ; VGA_B[0]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; J14      ; 441        ; 3        ; VGA_B[1]                                  ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; J15      ;            ; 4        ; VCCIO4                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; J16      ; 385        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; J17      ; 399        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; J18      ; 383        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; J19      ;            ; 5        ; VCCIO5                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; J20      ; 351        ; 5        ; GPIO_0[7]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J21      ; 352        ; 5        ; GPIO_0[6]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J22      ; 357        ; 5        ; GPIO_0[1]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J23      ; 339        ; 5        ; GPIO_0[18]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J24      ; 338        ; 5        ; GPIO_0[19]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J25      ; 327        ; 5        ; GPIO_0[30]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; J26      ; 326        ; 5        ; GPIO_0[31]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K1       ; 42         ; 2        ; LCD_RS                                    ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K2       ; 43         ; 2        ; LCD_BLON                                  ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K3       ; 41         ; 2        ; LCD_EN                                    ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K4       ; 40         ; 2        ; LCD_RW                                    ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K5       ; 22         ; 2        ; OTG_DATA[11]                              ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K6       ; 21         ; 2        ; OTG_DATA[10]                              ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K7       ; 27         ; 2        ; OTG_ADDR[0]                               ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K8       ; 26         ; 2        ; OTG_DATA[15]                              ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K9       ; 476        ; 3        ; TD_VS                                     ; input  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; K10      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; K11      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; K12      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; K13      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; K14      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; K15      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; K16      ; 386        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; K17      ; 384        ; 4        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; K18      ; 334        ; 5        ; GPIO_0[23]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K19      ; 333        ; 5        ; GPIO_0[24]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K20      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; K21      ; 332        ; 5        ; GPIO_0[25]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K22      ; 344        ; 5        ; GPIO_0[14]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K23      ; 331        ; 5        ; GPIO_0[26]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K24      ; 330        ; 5        ; GPIO_0[27]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K25      ; 321        ; 5        ; GPIO_1[0]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; K26      ; 320        ; 5        ; GPIO_1[1]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L1       ;            ; 2        ; VCCIO2                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; L2       ; 50         ; 2        ; HEX7[1]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L3       ; 51         ; 2        ; HEX7[0]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L4       ; 44         ; 2        ; LCD_ON                                    ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L5       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L6       ; 48         ; 2        ; HEX7[3]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L7       ; 47         ; 2        ; HEX7[4]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L8       ; 59         ; 2        ; #altera_reserved_tms                      ; input  ; LVTTL        ;         ; --         ; N               ; no       ; Off          ;
; L9       ; 49         ; 2        ; HEX7[2]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L10      ; 52         ; 2        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; L11      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; L12      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L13      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L14      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L15      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L16      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; L17      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; L18      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; L19      ; 322        ; 5        ; GPIO_0[35]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L20      ; 328        ; 5        ; GPIO_0[29]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L21      ; 329        ; 5        ; GPIO_0[28]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L22      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; L23      ; 325        ; 5        ; GPIO_0[32]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L24      ; 324        ; 5        ; GPIO_0[33]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L25      ; 323        ; 5        ; GPIO_0[34]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; L26      ;            ; 5        ; VCCIO5                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; M1       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M2       ; 56         ; 2        ; HEX6[3]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M3       ; 55         ; 2        ; HEX6[4]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M4       ; 53         ; 2        ; HEX6[6]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M5       ; 54         ; 2        ; HEX6[5]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M6       ; 58         ; 2        ; #altera_reserved_tck                      ; input  ; LVTTL        ;         ; --         ; N               ; no       ; Off          ;
; M7       ; 60         ; 2        ; #altera_reserved_tdo                      ; output ; LVTTL        ;         ; --         ; N               ; no       ; Off          ;
; M8       ; 57         ; 2        ; #altera_reserved_tdi                      ; input  ; LVTTL        ;         ; --         ; N               ; no       ; Off          ;
; M9       ;            ; 2        ; VCCIO2                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; M10      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; M11      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; M12      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M13      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M14      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M15      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; M16      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; M17      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; M18      ;            ; 5        ; VCCIO5                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; M19      ; 317        ; 5        ; GPIO_1[4]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M20      ; 316        ; 5        ; GPIO_1[5]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M21      ; 314        ; 5        ; GPIO_1[7]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M22      ; 319        ; 5        ; GPIO_1[2]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M23      ; 318        ; 5        ; GPIO_1[3]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M24      ; 313        ; 5        ; GPIO_1[8]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M25      ; 312        ; 5        ; GPIO_1[9]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; M26      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N1       ; 65         ; 2        ; SW[10]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N2       ; 64         ; 2        ; CLOCK_50                                  ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N3       ; 62         ; 2        ; ^DATA0                                    ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; N4       ; 63         ; 2        ; ^nCE                                      ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N5       ;            ; 2        ; VCCIO2                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; N6       ; 61         ; 2        ; ^DCLK                                     ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N7       ; 66         ; 2        ; ^nCONFIG                                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N8       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N9       ; 45         ; 2        ; HEX7[6]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N10      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; N11      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N12      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N13      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N14      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N15      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N16      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N17      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; N18      ; 348        ; 5        ; GPIO_0[10]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N19      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N20      ; 315        ; 5        ; GPIO_1[6]                                 ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N21      ;            ;          ; NC                                        ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N22      ;            ; 5        ; VCCIO5                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; N23      ; 311        ; 5        ; KEY[1]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N24      ; 310        ; 5        ; GPIO_1[10]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N25      ; 309        ; 5        ; SW[0]                                     ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N26      ; 308        ; 5        ; SW[1]                                     ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P1       ; 68         ; 1        ; SW[11]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P2       ; 67         ; 1        ; SW[12]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P3       ; 69         ; 1        ; HEX6[2]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P4       ; 70         ; 1        ; HEX6[1]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P5       ;            ; 1        ; VCCIO1                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; P6       ; 78         ; 1        ; HEX5[1]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P7       ; 77         ; 1        ; HEX5[2]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P8       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P9       ; 46         ; 2        ; HEX7[5]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P10      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; P11      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P12      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P13      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P14      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P15      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P16      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P17      ; 293        ; 6        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; P18      ; 347        ; 5        ; GPIO_0[11]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P19      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; P20      ; 301        ; 6        ; ^MSEL0                                    ;        ;              ;         ; --         ;                 ; --       ; --           ;
; P21      ; 300        ; 6        ; ^MSEL1                                    ;        ;              ;         ; --         ;                 ; --       ; --           ;
; P22      ;            ; 6        ; VCCIO6                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; P23      ; 305        ; 6        ; KEY[2]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P24      ; 304        ; 6        ; GPIO_1[11]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P25      ; 307        ; 6        ; SW[2]                                     ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; P26      ; 306        ; 6        ; EXT_CLOCK                                 ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R1       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; R2       ; 71         ; 1        ; HEX6[0]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R3       ; 72         ; 1        ; HEX5[6]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R4       ; 73         ; 1        ; HEX5[5]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R5       ; 74         ; 1        ; HEX5[4]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R6       ; 81         ; 1        ; HEX4[5]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R7       ; 82         ; 1        ; HEX4[4]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R8       ; 110        ; 1        ; DRAM_DQ[5]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R9       ;            ; 1        ; VCCIO1                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; R10      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; R11      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; R12      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; R13      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; R14      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; R15      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; R16      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; R17      ; 294        ; 6        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; R18      ;            ; 6        ; VCCIO6                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; R19      ; 282        ; 6        ; GPIO_1[26]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R20      ; 297        ; 6        ; GPIO_1[14]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R21      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; R22      ; 298        ; 6        ; ^nSTATUS                                  ;        ;              ;         ; --         ;                 ; --       ; --           ;
; R23      ; 299        ; 6        ; ^CONF_DONE                                ;        ;              ;         ; --         ;                 ; --       ; --           ;
; R24      ; 302        ; 6        ; GPIO_1[13]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R25      ; 303        ; 6        ; GPIO_1[12]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; R26      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T1       ;            ; 1        ; VCCIO1                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; T2       ; 79         ; 1        ; HEX5[0]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T3       ; 80         ; 1        ; HEX4[6]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T4       ; 83         ; 1        ; HEX4[3]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T5       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T6       ; 93         ; 1        ; DRAM_ADDR[0]                              ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T7       ; 92         ; 1        ; SW[13]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T8       ; 111        ; 1        ; DRAM_DQ[6]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T9       ; 76         ; 1        ; HEX5[3]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T10      ; 75         ; 1        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; T11      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; T12      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T13      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T14      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T15      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; T16      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; T17      ; 289        ; 6        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; T18      ; 290        ; 6        ; GPIO_1[19]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T19      ; 281        ; 6        ; GPIO_1[27]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T20      ; 287        ; 6        ; GPIO_1[21]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T21      ; 288        ; 6        ; GPIO_1[20]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T22      ; 296        ; 6        ; GPIO_1[15]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T23      ; 295        ; 6        ; GPIO_1[16]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T24      ; 292        ; 6        ; GPIO_1[17]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T25      ; 291        ; 6        ; GPIO_1[18]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; T26      ;            ; 6        ; VCCIO6                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; U1       ; 85         ; 1        ; HEX4[1]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U2       ; 84         ; 1        ; HEX4[2]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U3       ; 88         ; 1        ; SW[14]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U4       ; 89         ; 1        ; SW[15]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U5       ; 100        ; 1        ; DRAM_ADDR[7]                              ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U6       ; 98         ; 1        ; DRAM_ADDR[5]                              ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U7       ; 99         ; 1        ; DRAM_ADDR[6]                              ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U8       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; U9       ; 86         ; 1        ; HEX4[0]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U10      ; 87         ; 1        ; RESERVED_INPUT                            ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; U11      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U12      ; 178        ; 8        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; U13      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U14      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U15      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U16      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; U17      ; 231        ; 7        ; LEDG[5]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; U18      ; 232        ; 7        ; LEDG[4]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; U19      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; U20      ; 280        ; 6        ; GPIO_1[28]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U21      ; 279        ; 6        ; GPIO_1[29]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U22      ; 270        ; 6        ; HEX3[5]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U23      ; 284        ; 6        ; GPIO_1[24]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U24      ; 283        ; 6        ; GPIO_1[25]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U25      ; 285        ; 6        ; GPIO_1[23]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; U26      ; 286        ; 6        ; GPIO_1[22]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V1       ; 90         ; 1        ; SW[16]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V2       ; 91         ; 1        ; SW[17]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V3       ; 95         ; 1        ; DRAM_ADDR[2]                              ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V4       ; 94         ; 1        ; DRAM_ADDR[1]                              ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V5       ; 104        ; 1        ; DRAM_ADDR[11]                             ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V6       ; 105        ; 1        ; DRAM_DQ[0]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V7       ; 112        ; 1        ; DRAM_DQ[7]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V8       ;            ; 1        ; VCCIO1                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; V9       ; 142        ; 8        ; SRAM_ADDR[11]                             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; V10      ; 141        ; 8        ; SRAM_ADDR[10]                             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; V11      ; 177        ; 8        ; RESERVED_INPUT                            ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; V12      ;            ; 8        ; VCCIO8                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; V13      ; 176        ; 8        ; HEX0[6]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; V14      ; 175        ; 8        ; HEX0[5]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; V15      ;            ; 7        ; VCCIO7                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; V16      ;            ;          ; VCCINT                                    ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; V17      ; 218        ; 7        ; FL_CE_N                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; V18      ; 233        ; 7        ; LEDG[3]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; V19      ;            ; 6        ; VCCIO6                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; V20      ; 251        ; 6        ; HEX1[0]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V21      ; 252        ; 6        ; HEX1[1]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V22      ; 259        ; 6        ; HEX2[1]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V23      ; 275        ; 6        ; GPIO_1[33]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V24      ; 276        ; 6        ; GPIO_1[32]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V25      ; 277        ; 6        ; GPIO_1[31]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; V26      ; 278        ; 6        ; GPIO_1[30]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W1       ; 97         ; 1        ; DRAM_ADDR[4]                              ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W2       ; 96         ; 1        ; DRAM_ADDR[3]                              ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W3       ; 102        ; 1        ; DRAM_ADDR[9]                              ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W4       ; 101        ; 1        ; DRAM_ADDR[8]                              ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W5       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W6       ; 113        ; 1        ; DRAM_DQ[8]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W7       ;            ;          ; GND_PLL1                                  ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W8       ; 144        ; 8        ; SRAM_ADDR[13]                             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; W9       ;            ; 8        ; VCCIO8                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; W10      ; 145        ; 8        ; SRAM_ADDR[14]                             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; W11      ; 161        ; 8        ; SRAM_DQ[12]                               ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; W12      ; 162        ; 8        ; SRAM_DQ[13]                               ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; W13      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W14      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W15      ; 203        ; 7        ; FL_ADDR[13]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; W16      ; 204        ; 7        ; FL_ADDR[12]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; W17      ; 217        ; 7        ; FL_OE_N                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; W18      ;            ; 7        ; VCCIO7                                    ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; W19      ; 234        ; 7        ; LEDG[2]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; W20      ;            ;          ; GND_PLL4                                  ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W21      ; 253        ; 6        ; HEX1[2]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W22      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; W23      ; 272        ; 6        ; GPIO_1[35]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W24      ; 271        ; 6        ; HEX3[6]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W25      ; 273        ; 6        ; GPIO_1[34]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; W26      ; 274        ; 6        ; KEY[3]                                    ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y1       ; 103        ; 1        ; DRAM_ADDR[10]                             ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y2       ;            ;          ; NC                                        ;        ;              ;         ; --         ;                 ; --       ; --           ;
; Y3       ; 108        ; 1        ; DRAM_DQ[3]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y4       ; 109        ; 1        ; DRAM_DQ[4]                                ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y5       ; 121        ; 1        ; DRAM_UDQM                                 ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y6       ;            ;          ; GND_PLL1                                  ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y7       ;            ;          ; VCCD_PLL1                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; Y8       ;            ;          ; GNDA_PLL1                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y9       ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y10      ; 146        ; 8        ; SRAM_ADDR[15]                             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y11      ; 156        ; 8        ; SRAM_DQ[7]                                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y12      ; 180        ; 8        ; LEDG[8]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y13      ; 193        ; 7        ; LEDR[9]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y14      ; 195        ; 7        ; FL_ADDR[21]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y15      ; 196        ; 7        ; FL_ADDR[20]                               ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y16      ; 210        ; 7        ; FL_ADDR[6]                                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y17      ;            ;          ; GND                                       ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y18      ; 229        ; 7        ; LEDG[7]                                   ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; Y19      ;            ;          ; GNDA_PLL4                                 ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; Y20      ;            ;          ; VCCD_PLL4                                 ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; Y21      ; 250        ; 6        ; SD_CMD                                    ; bidir  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y22      ; 254        ; 6        ; HEX1[3]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y23      ; 265        ; 6        ; HEX3[0]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y24      ; 264        ; 6        ; HEX2[6]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y25      ; 269        ; 6        ; HEX3[4]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; Y26      ; 268        ; 6        ; HEX3[3]                                   ; output ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
+----------+------------+----------+-------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+


+-------------------------------------------------------------------------------+
; PLL Summary                                                                   ;
+----------------------------------+--------------------------------------------+
; Name                             ; SDRAM_PLL:PLL1|altpll:altpll_component|pll ;
+----------------------------------+--------------------------------------------+
; PLL mode                         ; Normal                                     ;
; Compensate clock                 ; clock0                                     ;
; Self reset on gated loss of lock ; Off                                        ;
; Gate lock counter                ; --                                         ;
; Input frequency 0                ; 50.0 MHz                                   ;
; Input frequency 1                ; --                                         ;
; Nominal PFD frequency            ; 50.0 MHz                                   ;
; Nominal VCO frequency            ; 1000.0 MHz                                 ;
; VCO post scale                   ; --                                         ;
; VCO multiply                     ; --                                         ;
; VCO divide                       ; --                                         ;
; Freq min lock                    ; 25.0 MHz                                   ;
; Freq max lock                    ; 50.0 MHz                                   ;
; M VCO Tap                        ; 0                                          ;
; M Initial                        ; 4                                          ;
; M value                          ; 20                                         ;
; N value                          ; 1                                          ;
; Preserve counter order           ; Off                                        ;
; PLL location                     ; PLL_1                                      ;
; Inclk0 signal                    ; CLOCK_50                                   ;
; Inclk1 signal                    ; --                                         ;
; Inclk0 signal type               ; Dedicated Pin                              ;
; Inclk1 signal type               ; --                                         ;
+----------------------------------+--------------------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage                                                                                                                                                                            ;
+----------------------------------------------+--------------+------+-----+------------------+----------------+------------+---------+---------------+------------+---------+---------+
; Name                                         ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift    ; Duty Cycle ; Counter ; Counter Value ; High / Low ; Initial ; VCO Tap ;
+----------------------------------------------+--------------+------+-----+------------------+----------------+------------+---------+---------------+------------+---------+---------+
; SDRAM_PLL:PLL1|altpll:altpll_component|_clk0 ; clock0       ; 1    ; 1   ; 50.0 MHz         ; -54 (-3000 ps) ; 50/50      ; C2      ; 20            ; 10/10 Even ; 1       ; 0       ;
; SDRAM_PLL:PLL1|altpll:altpll_component|_clk1 ; clock1       ; 2    ; 1   ; 100.0 MHz        ; 0 (0 ps)       ; 50/50      ; C0      ; 10            ; 5/5 Even   ; 4       ; 0       ;
+----------------------------------------------+--------------+------+-----+------------------+----------------+------------+---------+---------------+------------+---------+---------+


+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO                                      ;
+----------------------------------+-------+------------------------------------+
; I/O Standard                     ; Load  ; Termination Resistance             ;
+----------------------------------+-------+------------------------------------+
; LVTTL                            ; 0 pF  ; Not Available                      ;
; LVCMOS                           ; 0 pF  ; Not Available                      ;
; 2.5 V                            ; 0 pF  ; Not Available                      ;
; 1.8 V                            ; 0 pF  ; Not Available                      ;
; 1.5 V                            ; 0 pF  ; Not Available                      ;
; 3.3-V PCI                        ; 10 pF ; 25 Ohm (Parallel)                  ;
; 3.3-V PCI-X                      ; 10 pF ; 25 Ohm (Parallel)                  ;
; SSTL-2 Class I                   ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II                  ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I                  ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II                 ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; 1.5-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; 1.8-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; 1.8-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; Differential SSTL-2              ; 0 pF  ; (See SSTL-2)                       ;
; Differential 2.5-V SSTL Class II ; 0 pF  ; (See SSTL-2 Class II)              ;
; Differential 1.8-V SSTL Class I  ; 0 pF  ; (See 1.8-V SSTL Class I)           ;
; Differential 1.8-V SSTL Class II ; 0 pF  ; (See 1.8-V SSTL Class II)          ;
; Differential 1.5-V HSTL Class I  ; 0 pF  ; (See 1.5-V HSTL Class I)           ;
; Differential 1.5-V HSTL Class II ; 0 pF  ; (See 1.5-V HSTL Class II)          ;
; Differential 1.8-V HSTL Class I  ; 0 pF  ; (See 1.8-V HSTL Class I)           ;
; Differential 1.8-V HSTL Class II ; 0 pF  ; (See 1.8-V HSTL Class II)          ;
; LVDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; mini-LVDS                        ; 0 pF  ; 100 Ohm (Differential)             ;
; RSDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; Simple RSDS                      ; 0 pF  ; Not Available                      ;
; Differential LVPECL              ; 0 pF  ; 100 Ohm (Differential)             ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                           ;
+-------------------------------------------------------------------------------------------------+-------------+-------------------+--------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node                                                                      ; Logic Cells ; LC Combinationals ; LC Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name                                                                                                                                                                                                                                                    ;
+-------------------------------------------------------------------------------------------------+-------------+-------------------+--------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |DE2_NIOS_DEVICE_LED                                                                            ; 4162 (0)    ; 3560 (1)          ; 2644 (0)     ; 72192       ; 23   ; 4            ; 0       ; 2         ; 429  ; 0            ; 1518 (0)     ; 602 (0)           ; 2042 (1)         ; |DE2_NIOS_DEVICE_LED                                                                                                                                                                                                                                                   ;
;    |I2C_AV_Config:u1|                                                                           ; 87 (39)     ; 87 (39)           ; 41 (28)      ; 1024        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 46 (11)      ; 0 (0)             ; 41 (28)          ; |DE2_NIOS_DEVICE_LED|I2C_AV_Config:u1                                                                                                                                                                                                                                  ;
;       |I2C_Controller:u0|                                                                       ; 48 (48)     ; 48 (48)           ; 13 (13)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 35 (35)      ; 0 (0)             ; 13 (13)          ; |DE2_NIOS_DEVICE_LED|I2C_AV_Config:u1|I2C_Controller:u0                                                                                                                                                                                                                ;
;       |altsyncram:Ram0_rtl_0|                                                                   ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 1024        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|I2C_AV_Config:u1|altsyncram:Ram0_rtl_0                                                                                                                                                                                                            ;
;          |altsyncram_mj01:auto_generated|                                                       ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 1024        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated                                                                                                                                                                             ;
;    |Reset_Delay:delay1|                                                                         ; 33 (33)     ; 33 (33)           ; 25 (25)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 8 (8)        ; 0 (0)             ; 25 (25)          ; |DE2_NIOS_DEVICE_LED|Reset_Delay:delay1                                                                                                                                                                                                                                ;
;    |SDRAM_PLL:PLL1|                                                                             ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|SDRAM_PLL:PLL1                                                                                                                                                                                                                                    ;
;       |altpll:altpll_component|                                                                 ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|SDRAM_PLL:PLL1|altpll:altpll_component                                                                                                                                                                                                            ;
;    |sld_hub:sld_hub_inst|                                                                       ; 105 (26)    ; 92 (37)           ; 68 (7)       ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 35 (19)      ; 13 (0)            ; 57 (18)          ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst                                                                                                                                                                                                                              ;
;       |lpm_decode:instruction_decoder|                                                          ; 5 (0)       ; 5 (0)             ; 5 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 5 (0)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder                                                                                                                                                                                               ;
;          |decode_aoi:auto_generated|                                                            ; 5 (5)       ; 5 (5)             ; 5 (5)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 5 (5)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder|decode_aoi:auto_generated                                                                                                                                                                     ;
;       |lpm_shiftreg:jtag_ir_register|                                                           ; 10 (10)     ; 0 (0)             ; 10 (10)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 8 (8)             ; 2 (2)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|lpm_shiftreg:jtag_ir_register                                                                                                                                                                                                ;
;       |sld_dffex:BROADCAST|                                                                     ; 1 (1)       ; 1 (1)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_dffex:BROADCAST                                                                                                                                                                                                          ;
;       |sld_dffex:IRF_ENA_0|                                                                     ; 1 (1)       ; 0 (0)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA_0                                                                                                                                                                                                          ;
;       |sld_dffex:IRF_ENA|                                                                       ; 2 (2)       ; 0 (0)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 2 (2)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA                                                                                                                                                                                                            ;
;       |sld_dffex:IRSR|                                                                          ; 10 (10)     ; 4 (4)             ; 7 (7)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 3 (3)             ; 6 (6)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_dffex:IRSR                                                                                                                                                                                                               ;
;       |sld_dffex:RESET|                                                                         ; 1 (1)       ; 1 (1)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_dffex:RESET                                                                                                                                                                                                              ;
;       |sld_dffex:\GEN_IRF:1:IRF|                                                                ; 2 (2)       ; 0 (0)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 2 (2)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF                                                                                                                                                                                                     ;
;       |sld_dffex:\GEN_IRF:2:IRF|                                                                ; 2 (2)       ; 2 (2)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:2:IRF                                                                                                                                                                                                     ;
;       |sld_dffex:\GEN_SHADOW_IRF:1:S_IRF|                                                       ; 2 (2)       ; 0 (0)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 2 (2)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:1:S_IRF                                                                                                                                                                                            ;
;       |sld_dffex:\GEN_SHADOW_IRF:2:S_IRF|                                                       ; 1 (1)       ; 1 (1)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:2:S_IRF                                                                                                                                                                                            ;
;       |sld_jtag_state_machine:jtag_state_machine|                                               ; 20 (20)     ; 19 (19)           ; 19 (19)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 19 (19)          ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine                                                                                                                                                                                    ;
;       |sld_rom_sr:HUB_INFO_REG|                                                                 ; 22 (22)     ; 22 (22)           ; 9 (9)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 13 (13)      ; 0 (0)             ; 9 (9)            ; |DE2_NIOS_DEVICE_LED|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG                                                                                                                                                                                                      ;
;    |system_0:u0|                                                                                ; 3939 (1)    ; 3347 (1)          ; 2510 (0)     ; 71168       ; 22   ; 4            ; 0       ; 2         ; 0    ; 0            ; 1429 (1)     ; 589 (0)           ; 1921 (0)         ; |DE2_NIOS_DEVICE_LED|system_0:u0                                                                                                                                                                                                                                       ;
;       |button_pio:the_button_pio|                                                               ; 26 (26)     ; 14 (14)           ; 20 (20)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 6 (6)        ; 10 (10)           ; 10 (10)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|button_pio:the_button_pio                                                                                                                                                                                                             ;
;       |button_pio_s1_arbitrator:the_button_pio_s1|                                              ; 2 (2)       ; 2 (2)             ; 0 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|button_pio_s1_arbitrator:the_button_pio_s1                                                                                                                                                                                            ;
;       |clock_0:the_clock_0|                                                                     ; 132 (113)   ; 35 (19)           ; 130 (112)    ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (1)        ; 89 (86)           ; 41 (26)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_0:the_clock_0                                                                                                                                                                                                                   ;
;          |clock_0_edge_to_pulse:read_done_edge_to_pulse|                                        ; 1 (1)       ; 0 (0)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_0:the_clock_0|clock_0_edge_to_pulse:read_done_edge_to_pulse                                                                                                                                                                     ;
;          |clock_0_edge_to_pulse:read_request_edge_to_pulse|                                     ; 2 (2)       ; 1 (1)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 2 (2)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_0:the_clock_0|clock_0_edge_to_pulse:read_request_edge_to_pulse                                                                                                                                                                  ;
;          |clock_0_edge_to_pulse:write_request_edge_to_pulse|                                    ; 2 (2)       ; 1 (1)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 2 (2)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_0:the_clock_0|clock_0_edge_to_pulse:write_request_edge_to_pulse                                                                                                                                                                 ;
;          |clock_0_master_FSM:master_FSM|                                                        ; 8 (8)       ; 8 (8)             ; 6 (6)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 8 (8)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_0:the_clock_0|clock_0_master_FSM:master_FSM                                                                                                                                                                                     ;
;          |clock_0_master_read_done_sync_module:clock_0_master_read_done_sync|                   ; 2 (2)       ; 0 (0)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_0:the_clock_0|clock_0_master_read_done_sync_module:clock_0_master_read_done_sync                                                                                                                                                ;
;          |clock_0_slave_FSM:slave_FSM|                                                          ; 5 (5)       ; 5 (5)             ; 3 (3)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 4 (4)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_0:the_clock_0|clock_0_slave_FSM:slave_FSM                                                                                                                                                                                       ;
;          |clock_0_slave_read_request_sync_module:clock_0_slave_read_request_sync|               ; 2 (2)       ; 0 (0)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_0:the_clock_0|clock_0_slave_read_request_sync_module:clock_0_slave_read_request_sync                                                                                                                                            ;
;          |clock_0_slave_write_request_sync_module:clock_0_slave_write_request_sync|             ; 2 (2)       ; 1 (1)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 2 (2)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_0:the_clock_0|clock_0_slave_write_request_sync_module:clock_0_slave_write_request_sync                                                                                                                                          ;
;       |clock_0_out_arbitrator:the_clock_0_out|                                                  ; 2 (2)       ; 2 (2)             ; 0 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_0_out_arbitrator:the_clock_0_out                                                                                                                                                                                                ;
;       |clock_1:the_clock_1|                                                                     ; 140 (113)   ; 23 (1)            ; 136 (112)    ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 4 (1)        ; 97 (92)           ; 39 (20)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1                                                                                                                                                                                                                   ;
;          |clock_1_edge_to_pulse:read_done_edge_to_pulse|                                        ; 2 (2)       ; 1 (1)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 2 (2)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1|clock_1_edge_to_pulse:read_done_edge_to_pulse                                                                                                                                                                     ;
;          |clock_1_edge_to_pulse:read_request_edge_to_pulse|                                     ; 1 (1)       ; 1 (1)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1|clock_1_edge_to_pulse:read_request_edge_to_pulse                                                                                                                                                                  ;
;          |clock_1_edge_to_pulse:write_done_edge_to_pulse|                                       ; 1 (1)       ; 0 (0)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1|clock_1_edge_to_pulse:write_done_edge_to_pulse                                                                                                                                                                    ;
;          |clock_1_edge_to_pulse:write_request_edge_to_pulse|                                    ; 2 (2)       ; 1 (1)             ; 1 (1)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 2 (2)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1|clock_1_edge_to_pulse:write_request_edge_to_pulse                                                                                                                                                                 ;
;          |clock_1_master_FSM:master_FSM|                                                        ; 9 (9)       ; 9 (9)             ; 7 (7)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 9 (9)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1|clock_1_master_FSM:master_FSM                                                                                                                                                                                     ;
;          |clock_1_master_read_done_sync_module:clock_1_master_read_done_sync|                   ; 2 (2)       ; 0 (0)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1|clock_1_master_read_done_sync_module:clock_1_master_read_done_sync                                                                                                                                                ;
;          |clock_1_master_write_done_sync_module:clock_1_master_write_done_sync|                 ; 2 (2)       ; 0 (0)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1|clock_1_master_write_done_sync_module:clock_1_master_write_done_sync                                                                                                                                              ;
;          |clock_1_slave_FSM:slave_FSM|                                                          ; 10 (10)     ; 10 (10)           ; 5 (5)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 3 (3)        ; 0 (0)             ; 7 (7)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1|clock_1_slave_FSM:slave_FSM                                                                                                                                                                                       ;
;          |clock_1_slave_read_request_sync_module:clock_1_slave_read_request_sync|               ; 2 (2)       ; 0 (0)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1|clock_1_slave_read_request_sync_module:clock_1_slave_read_request_sync                                                                                                                                            ;
;          |clock_1_slave_write_request_sync_module:clock_1_slave_write_request_sync|             ; 2 (2)       ; 0 (0)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1:the_clock_1|clock_1_slave_write_request_sync_module:clock_1_slave_write_request_sync                                                                                                                                          ;
;       |clock_1_in_arbitrator:the_clock_1_in|                                                    ; 6 (6)       ; 6 (6)             ; 0 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 4 (4)        ; 0 (0)             ; 2 (2)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1_in_arbitrator:the_clock_1_in                                                                                                                                                                                                  ;
;       |clock_1_out_arbitrator:the_clock_1_out|                                                  ; 2 (2)       ; 2 (2)             ; 0 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|clock_1_out_arbitrator:the_clock_1_out                                                                                                                                                                                                ;
;       |cpu_0:the_cpu_0|                                                                         ; 2293 (2014) ; 1926 (1694)       ; 1476 (1298)  ; 70144       ; 20   ; 4            ; 0       ; 2         ; 0    ; 0            ; 813 (714)    ; 281 (238)         ; 1199 (1062)      ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0                                                                                                                                                                                                                       ;
;          |cpu_0_bht_module:cpu_0_bht|                                                           ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht                                                                                                                                                                                            ;
;             |altsyncram:the_altsyncram|                                                         ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht|altsyncram:the_altsyncram                                                                                                                                                                  ;
;                |altsyncram_q8e1:auto_generated|                                                 ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht|altsyncram:the_altsyncram|altsyncram_q8e1:auto_generated                                                                                                                                   ;
;                   |altsyncram_pfn1:altsyncram1|                                                 ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht|altsyncram:the_altsyncram|altsyncram_q8e1:auto_generated|altsyncram_pfn1:altsyncram1                                                                                                       ;
;          |cpu_0_dc_data_module:cpu_0_dc_data|                                                   ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 16384       ; 4    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_data_module:cpu_0_dc_data                                                                                                                                                                                    ;
;             |altsyncram:the_altsyncram|                                                         ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 16384       ; 4    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_data_module:cpu_0_dc_data|altsyncram:the_altsyncram                                                                                                                                                          ;
;                |altsyncram_a422:auto_generated|                                                 ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 16384       ; 4    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_data_module:cpu_0_dc_data|altsyncram:the_altsyncram|altsyncram_a422:auto_generated                                                                                                                           ;
;          |cpu_0_dc_tag_module:cpu_0_dc_tag|                                                     ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 7680        ; 2    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_tag_module:cpu_0_dc_tag                                                                                                                                                                                      ;
;             |altsyncram:the_altsyncram|                                                         ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 7680        ; 2    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_tag_module:cpu_0_dc_tag|altsyncram:the_altsyncram                                                                                                                                                            ;
;                |altsyncram_vf22:auto_generated|                                                 ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 7680        ; 2    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_tag_module:cpu_0_dc_tag|altsyncram:the_altsyncram|altsyncram_vf22:auto_generated                                                                                                                             ;
;          |cpu_0_ic_data_module:cpu_0_ic_data|                                                   ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 32768       ; 8    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_data_module:cpu_0_ic_data                                                                                                                                                                                    ;
;             |altsyncram:the_altsyncram|                                                         ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 32768       ; 8    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_data_module:cpu_0_ic_data|altsyncram:the_altsyncram                                                                                                                                                          ;
;                |altsyncram_cub1:auto_generated|                                                 ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 32768       ; 8    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_data_module:cpu_0_ic_data|altsyncram:the_altsyncram|altsyncram_cub1:auto_generated                                                                                                                           ;
;                   |altsyncram_k1l1:altsyncram1|                                                 ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 32768       ; 8    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_data_module:cpu_0_ic_data|altsyncram:the_altsyncram|altsyncram_cub1:auto_generated|altsyncram_k1l1:altsyncram1                                                                                               ;
;          |cpu_0_ic_tag_module:cpu_0_ic_tag|                                                     ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 2560        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_tag_module:cpu_0_ic_tag                                                                                                                                                                                      ;
;             |altsyncram:the_altsyncram|                                                         ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 2560        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_tag_module:cpu_0_ic_tag|altsyncram:the_altsyncram                                                                                                                                                            ;
;                |altsyncram_tke1:auto_generated|                                                 ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 2560        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_tag_module:cpu_0_ic_tag|altsyncram:the_altsyncram|altsyncram_tke1:auto_generated                                                                                                                             ;
;          |cpu_0_mult_cell:the_cpu_0_mult_cell|                                                  ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 0           ; 0    ; 4            ; 0       ; 2         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell                                                                                                                                                                                   ;
;             |altmult_add:the_altmult_add_part_1|                                                ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 0           ; 0    ; 2            ; 0       ; 1         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1                                                                                                                                                ;
;                |mult_add_4cr2:auto_generated|                                                   ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 0           ; 0    ; 2            ; 0       ; 1         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated                                                                                                                   ;
;                   |ded_mult_2o81:ded_mult1|                                                     ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 0           ; 0    ; 2            ; 0       ; 1         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1                                                                                           ;
;             |altmult_add:the_altmult_add_part_2|                                                ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 0           ; 0    ; 2            ; 0       ; 1         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2                                                                                                                                                ;
;                |mult_add_6cr2:auto_generated|                                                   ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 0           ; 0    ; 2            ; 0       ; 1         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated                                                                                                                   ;
;                   |ded_mult_2o81:ded_mult1|                                                     ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 0           ; 0    ; 2            ; 0       ; 1         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1                                                                                           ;
;          |cpu_0_nios2_oci:the_cpu_0_nios2_oci|                                                  ; 268 (4)     ; 221 (5)           ; 178 (0)      ; 8192        ; 2    ; 0            ; 0       ; 0         ; 0    ; 0            ; 88 (4)       ; 43 (0)            ; 137 (1)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci                                                                                                                                                                                   ;
;             |cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|               ; 149 (0)     ; 108 (0)           ; 90 (0)       ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 59 (0)       ; 35 (0)            ; 55 (0)           ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper                                                                                                               ;
;                |cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|                           ; 149 (149)   ; 108 (108)         ; 90 (90)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 59 (59)      ; 35 (35)           ; 55 (55)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1                                                          ;
;             |cpu_0_nios2_avalon_reg:the_cpu_0_nios2_avalon_reg|                                 ; 12 (12)     ; 10 (10)           ; 5 (5)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (5)        ; 0 (0)             ; 7 (7)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_avalon_reg:the_cpu_0_nios2_avalon_reg                                                                                                                                 ;
;             |cpu_0_nios2_oci_break:the_cpu_0_nios2_oci_break|                                   ; 33 (33)     ; 33 (33)           ; 32 (32)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 32 (32)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_break:the_cpu_0_nios2_oci_break                                                                                                                                   ;
;             |cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|                                   ; 12 (12)     ; 11 (11)           ; 7 (7)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 0 (0)             ; 10 (10)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug                                                                                                                                   ;
;             |cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|                                         ; 62 (62)     ; 54 (54)           ; 44 (44)      ; 8192        ; 2    ; 0            ; 0       ; 0         ; 0    ; 0            ; 17 (17)      ; 8 (8)             ; 37 (37)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem                                                                                                                                         ;
;                |cpu_0_ociram_lpm_dram_bdp_component_module:cpu_0_ociram_lpm_dram_bdp_component| ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 8192        ; 2    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|cpu_0_ociram_lpm_dram_bdp_component_module:cpu_0_ociram_lpm_dram_bdp_component                                                          ;
;                   |altsyncram:the_altsyncram|                                                   ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 8192        ; 2    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|cpu_0_ociram_lpm_dram_bdp_component_module:cpu_0_ociram_lpm_dram_bdp_component|altsyncram:the_altsyncram                                ;
;                      |altsyncram_c572:auto_generated|                                           ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 8192        ; 2    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|cpu_0_ociram_lpm_dram_bdp_component_module:cpu_0_ociram_lpm_dram_bdp_component|altsyncram:the_altsyncram|altsyncram_c572:auto_generated ;
;          |cpu_0_register_bank_a_module:cpu_0_register_bank_a|                                   ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 1024        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_register_bank_a_module:cpu_0_register_bank_a                                                                                                                                                                    ;
;             |altsyncram:the_altsyncram|                                                         ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 1024        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_register_bank_a_module:cpu_0_register_bank_a|altsyncram:the_altsyncram                                                                                                                                          ;
;                |altsyncram_4be1:auto_generated|                                                 ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 1024        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_register_bank_a_module:cpu_0_register_bank_a|altsyncram:the_altsyncram|altsyncram_4be1:auto_generated                                                                                                           ;
;          |cpu_0_register_bank_b_module:cpu_0_register_bank_b|                                   ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 1024        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_register_bank_b_module:cpu_0_register_bank_b                                                                                                                                                                    ;
;             |altsyncram:the_altsyncram|                                                         ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 1024        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_register_bank_b_module:cpu_0_register_bank_b|altsyncram:the_altsyncram                                                                                                                                          ;
;                |altsyncram_5be1:auto_generated|                                                 ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 1024        ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_register_bank_b_module:cpu_0_register_bank_b|altsyncram:the_altsyncram|altsyncram_5be1:auto_generated                                                                                                           ;
;          |cpu_0_test_bench:the_cpu_0_test_bench|                                                ; 11 (11)     ; 11 (11)           ; 0 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 11 (11)      ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0:the_cpu_0|cpu_0_test_bench:the_cpu_0_test_bench                                                                                                                                                                                 ;
;       |cpu_0_data_master_arbitrator:the_cpu_0_data_master|                                      ; 262 (262)   ; 262 (262)         ; 76 (76)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 136 (136)    ; 0 (0)             ; 126 (126)        ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master                                                                                                                                                                                    ;
;       |cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|                        ; 139 (139)   ; 135 (135)         ; 47 (47)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 50 (50)      ; 4 (4)             ; 85 (85)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master                                                                                                                                                                      ;
;       |cpu_0_jtag_debug_module_arbitrator:the_cpu_0_jtag_debug_module|                          ; 32 (32)     ; 32 (32)           ; 3 (3)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 16 (16)      ; 0 (0)             ; 16 (16)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|cpu_0_jtag_debug_module_arbitrator:the_cpu_0_jtag_debug_module                                                                                                                                                                        ;
;       |jtag_uart_0:the_jtag_uart_0|                                                             ; 159 (44)    ; 135 (41)          ; 106 (13)     ; 1024        ; 2    ; 0            ; 0       ; 0         ; 0    ; 0            ; 53 (31)      ; 23 (1)            ; 83 (11)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0                                                                                                                                                                                                           ;
;          |alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|                                      ; 66 (66)     ; 44 (44)           ; 53 (53)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 12 (12)      ; 22 (22)           ; 32 (32)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic                                                                                                                                                           ;
;          |jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|                                        ; 25 (0)      ; 25 (0)            ; 20 (0)       ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (0)        ; 0 (0)             ; 20 (0)           ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r                                                                                                                                                             ;
;             |scfifo:rfifo|                                                                      ; 25 (0)      ; 25 (0)            ; 20 (0)       ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (0)        ; 0 (0)             ; 20 (0)           ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo                                                                                                                                                ;
;                |scfifo_1n21:auto_generated|                                                     ; 25 (0)      ; 25 (0)            ; 20 (0)       ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (0)        ; 0 (0)             ; 20 (0)           ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated                                                                                                                     ;
;                   |a_dpfifo_8t21:dpfifo|                                                        ; 25 (0)      ; 25 (0)            ; 20 (0)       ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (0)        ; 0 (0)             ; 20 (0)           ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo                                                                                                ;
;                      |a_fefifo_7cf:fifo_state|                                                  ; 13 (7)      ; 13 (7)            ; 8 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (5)        ; 0 (0)             ; 8 (2)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|a_fefifo_7cf:fifo_state                                                                        ;
;                         |cntr_rj7:count_usedw|                                                  ; 6 (6)       ; 6 (6)             ; 6 (6)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 6 (6)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|a_fefifo_7cf:fifo_state|cntr_rj7:count_usedw                                                   ;
;                      |cntr_dl8:rd_ptr_count|                                                    ; 6 (6)       ; 6 (6)             ; 6 (6)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 6 (6)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|cntr_dl8:rd_ptr_count                                                                          ;
;                      |cntr_dl8:wr_ptr|                                                          ; 6 (6)       ; 6 (6)             ; 6 (6)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 6 (6)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|cntr_dl8:wr_ptr                                                                                ;
;                      |dpram_5h21:FIFOram|                                                       ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|dpram_5h21:FIFOram                                                                             ;
;                         |altsyncram_9tl1:altsyncram2|                                           ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|dpram_5h21:FIFOram|altsyncram_9tl1:altsyncram2                                                 ;
;          |jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|                                        ; 25 (0)      ; 25 (0)            ; 20 (0)       ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (0)        ; 0 (0)             ; 20 (0)           ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w                                                                                                                                                             ;
;             |scfifo:wfifo|                                                                      ; 25 (0)      ; 25 (0)            ; 20 (0)       ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (0)        ; 0 (0)             ; 20 (0)           ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo                                                                                                                                                ;
;                |scfifo_1n21:auto_generated|                                                     ; 25 (0)      ; 25 (0)            ; 20 (0)       ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (0)        ; 0 (0)             ; 20 (0)           ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated                                                                                                                     ;
;                   |a_dpfifo_8t21:dpfifo|                                                        ; 25 (0)      ; 25 (0)            ; 20 (0)       ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (0)        ; 0 (0)             ; 20 (0)           ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo                                                                                                ;
;                      |a_fefifo_7cf:fifo_state|                                                  ; 13 (7)      ; 13 (7)            ; 8 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (5)        ; 0 (0)             ; 8 (2)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|a_fefifo_7cf:fifo_state                                                                        ;
;                         |cntr_rj7:count_usedw|                                                  ; 6 (6)       ; 6 (6)             ; 6 (6)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 6 (6)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|a_fefifo_7cf:fifo_state|cntr_rj7:count_usedw                                                   ;
;                      |cntr_dl8:rd_ptr_count|                                                    ; 6 (6)       ; 6 (6)             ; 6 (6)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 6 (6)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|cntr_dl8:rd_ptr_count                                                                          ;
;                      |cntr_dl8:wr_ptr|                                                          ; 6 (6)       ; 6 (6)             ; 6 (6)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 6 (6)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|cntr_dl8:wr_ptr                                                                                ;
;                      |dpram_5h21:FIFOram|                                                       ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|dpram_5h21:FIFOram                                                                             ;
;                         |altsyncram_9tl1:altsyncram2|                                           ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 512         ; 1    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|dpram_5h21:FIFOram|altsyncram_9tl1:altsyncram2                                                 ;
;       |jtag_uart_0_avalon_jtag_slave_arbitrator:the_jtag_uart_0_avalon_jtag_slave|              ; 2 (2)       ; 2 (2)             ; 0 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|jtag_uart_0_avalon_jtag_slave_arbitrator:the_jtag_uart_0_avalon_jtag_slave                                                                                                                                                            ;
;       |sdram_0:the_sdram_0|                                                                     ; 345 (236)   ; 262 (212)         ; 204 (118)    ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 138 (133)    ; 43 (2)            ; 164 (80)         ; |DE2_NIOS_DEVICE_LED|system_0:u0|sdram_0:the_sdram_0                                                                                                                                                                                                                   ;
;          |sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|                            ; 132 (132)   ; 50 (50)           ; 86 (86)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 5 (5)        ; 41 (41)           ; 86 (86)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module                                                                                                                                                         ;
;       |sdram_0_s1_arbitrator:the_sdram_0_s1|                                                    ; 102 (52)    ; 102 (52)          ; 34 (3)       ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 28 (8)       ; 0 (0)             ; 74 (44)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1                                                                                                                                                                                                  ;
;          |rdv_fifo_for_clock_0_out_to_sdram_0_s1_module:rdv_fifo_for_clock_0_out_to_sdram_0_s1| ; 26 (26)     ; 25 (25)           ; 12 (12)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 7 (7)        ; 0 (0)             ; 19 (19)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_0_out_to_sdram_0_s1_module:rdv_fifo_for_clock_0_out_to_sdram_0_s1                                                                                                             ;
;          |rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1| ; 33 (33)     ; 25 (25)           ; 19 (19)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 13 (13)      ; 0 (0)             ; 20 (20)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1                                                                                                             ;
;       |sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|                              ; 77 (77)     ; 77 (77)           ; 14 (14)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 61 (61)      ; 0 (0)             ; 16 (16)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0                                                                                                                                                                            ;
;       |system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|            ; 2 (2)       ; 1 (1)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 2 (2)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch                                                                                                                                                          ;
;       |system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|                  ; 2 (2)       ; 1 (1)             ; 2 (2)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 0 (0)        ; 1 (1)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch                                                                                                                                                                ;
;       |timer_0:the_timer_0|                                                                     ; 139 (139)   ; 115 (115)         ; 120 (120)    ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 19 (19)      ; 23 (23)           ; 97 (97)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|timer_0:the_timer_0                                                                                                                                                                                                                   ;
;       |timer_0_s1_arbitrator:the_timer_0_s1|                                                    ; 1 (1)       ; 1 (1)             ; 0 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 0 (0)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|timer_0_s1_arbitrator:the_timer_0_s1                                                                                                                                                                                                  ;
;       |timer_1:the_timer_1|                                                                     ; 146 (146)   ; 126 (126)         ; 120 (120)    ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 25 (25)      ; 18 (18)           ; 103 (103)        ; |DE2_NIOS_DEVICE_LED|system_0:u0|timer_1:the_timer_1                                                                                                                                                                                                                   ;
;       |timer_1_s1_arbitrator:the_timer_1_s1|                                                    ; 3 (3)       ; 3 (3)             ; 0 (0)        ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 2 (2)        ; 0 (0)             ; 1 (1)            ; |DE2_NIOS_DEVICE_LED|system_0:u0|timer_1_s1_arbitrator:the_timer_1_s1                                                                                                                                                                                                  ;
;       |tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|          ; 83 (83)     ; 82 (82)           ; 20 (20)      ; 0           ; 0    ; 0            ; 0       ; 0         ; 0    ; 0            ; 62 (62)      ; 0 (0)             ; 21 (21)          ; |DE2_NIOS_DEVICE_LED|system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave                                                                                                                                                        ;
+-------------------------------------------------------------------------------------------------+-------------+-------------------+--------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+----------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                    ;
+---------------+----------+---------------+---------------+-----------------------+-----+
; Name          ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+---------------+----------+---------------+---------------+-----------------------+-----+
; CLOCK_27      ; Input    ; 0             ; 0             ; --                    ; --  ;
; EXT_CLOCK     ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[0]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[1]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[2]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[3]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[4]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[5]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[6]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[7]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[8]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[9]         ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[10]        ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[11]        ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[12]        ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[13]        ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[14]        ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[15]        ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[16]        ; Input    ; 0             ; 0             ; --                    ; --  ;
; SW[17]        ; Input    ; 0             ; 0             ; --                    ; --  ;
; UART_RXD      ; Input    ; 0             ; 0             ; --                    ; --  ;
; IRDA_RXD      ; Input    ; 0             ; 0             ; --                    ; --  ;
; OTG_INT0      ; Input    ; 0             ; 0             ; --                    ; --  ;
; OTG_INT1      ; Input    ; 0             ; 0             ; --                    ; --  ;
; OTG_DREQ0     ; Input    ; 0             ; 0             ; --                    ; --  ;
; OTG_DREQ1     ; Input    ; 0             ; 0             ; --                    ; --  ;
; TDI           ; Input    ; 0             ; 0             ; --                    ; --  ;
; TCK           ; Input    ; 0             ; 0             ; --                    ; --  ;
; TCS           ; Input    ; 0             ; 0             ; --                    ; --  ;
; PS2_DAT       ; Input    ; 0             ; 0             ; --                    ; --  ;
; PS2_CLK       ; Input    ; 0             ; 0             ; --                    ; --  ;
; ENET_INT      ; Input    ; 0             ; 0             ; --                    ; --  ;
; AUD_ADCDAT    ; Input    ; 0             ; 0             ; --                    ; --  ;
; TD_DATA[0]    ; Input    ; 0             ; 0             ; --                    ; --  ;
; TD_DATA[1]    ; Input    ; 0             ; 0             ; --                    ; --  ;
; TD_DATA[2]    ; Input    ; 0             ; 0             ; --                    ; --  ;
; TD_DATA[3]    ; Input    ; 0             ; 0             ; --                    ; --  ;
; TD_DATA[4]    ; Input    ; 0             ; 0             ; --                    ; --  ;
; TD_DATA[5]    ; Input    ; 0             ; 0             ; --                    ; --  ;
; TD_DATA[6]    ; Input    ; 0             ; 0             ; --                    ; --  ;
; TD_DATA[7]    ; Input    ; 0             ; 0             ; --                    ; --  ;
; TD_HS         ; Input    ; 0             ; 0             ; --                    ; --  ;
; TD_VS         ; Input    ; 0             ; 0             ; --                    ; --  ;
; CLOCK_50      ; Input    ; --            ; --            ; --                    ; --  ;
; KEY[0]        ; Input    ; 6             ; 6             ; --                    ; --  ;
; KEY[1]        ; Input    ; 6             ; 6             ; --                    ; --  ;
; KEY[3]        ; Input    ; 6             ; 6             ; --                    ; --  ;
; KEY[2]        ; Input    ; 6             ; 6             ; --                    ; --  ;
; HEX0[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX0[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX1[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX2[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX3[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX4[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX4[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX4[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX4[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX4[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX4[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX4[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX5[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX5[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX5[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX5[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX5[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX5[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX5[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX6[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX6[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX6[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX6[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX6[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX6[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX6[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX7[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX7[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX7[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX7[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX7[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX7[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; HEX7[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[7]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDG[8]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[0]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[1]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[2]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[3]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[4]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[5]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[6]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[7]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[8]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[9]       ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[10]      ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[11]      ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[12]      ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[13]      ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[14]      ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[15]      ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[16]      ; Output   ; --            ; --            ; --                    ; --  ;
; LEDR[17]      ; Output   ; --            ; --            ; --                    ; --  ;
; UART_TXD      ; Output   ; --            ; --            ; --                    ; --  ;
; IRDA_TXD      ; Output   ; --            ; --            ; --                    ; --  ;
; DRAM_ADDR[0]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[1]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[2]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[3]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[4]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[5]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[6]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[7]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[8]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[9]  ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[10] ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_ADDR[11] ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_LDQM     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_UDQM     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_WE_N     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_CAS_N    ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_RAS_N    ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_CS_N     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_BA_0     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_BA_1     ; Output   ; --            ; --            ; --                    ; 0   ;
; DRAM_CLK      ; Output   ; --            ; --            ; --                    ; --  ;
; DRAM_CKE      ; Output   ; --            ; --            ; --                    ; --  ;
; FL_ADDR[0]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[1]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[2]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[3]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[4]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[5]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[6]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[7]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[8]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[9]    ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[10]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[11]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[12]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[13]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[14]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[15]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[16]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[17]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[18]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[19]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[20]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[21]   ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_WE_N       ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_RST_N      ; Output   ; --            ; --            ; --                    ; --  ;
; FL_OE_N       ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_CE_N       ; Output   ; --            ; --            ; --                    ; 0   ;
; SRAM_ADDR[0]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[1]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[2]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[3]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[4]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[5]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[6]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[7]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[8]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[9]  ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[10] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[11] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[12] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[13] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[14] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[15] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[16] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_ADDR[17] ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_UB_N     ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_LB_N     ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_WE_N     ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_CE_N     ; Output   ; --            ; --            ; --                    ; --  ;
; SRAM_OE_N     ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_ADDR[0]   ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_ADDR[1]   ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_CS_N      ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_RD_N      ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_WR_N      ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_RST_N     ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_FSPEED    ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_LSPEED    ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_DACK0_N   ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_DACK1_N   ; Output   ; --            ; --            ; --                    ; --  ;
; LCD_ON        ; Output   ; --            ; --            ; --                    ; --  ;
; LCD_BLON      ; Output   ; --            ; --            ; --                    ; --  ;
; LCD_RW        ; Output   ; --            ; --            ; --                    ; --  ;
; LCD_EN        ; Output   ; --            ; --            ; --                    ; --  ;
; LCD_RS        ; Output   ; --            ; --            ; --                    ; --  ;
; SD_CLK        ; Output   ; --            ; --            ; --                    ; --  ;
; TDO           ; Output   ; --            ; --            ; --                    ; --  ;
; I2C_SCLK      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_CLK       ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_HS        ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_VS        ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_BLANK     ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_SYNC      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[0]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[1]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[2]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[3]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[4]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[5]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[6]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[7]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[8]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_R[9]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[0]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[1]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[2]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[3]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[4]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[5]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[6]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[7]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[8]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_G[9]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[0]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[1]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[2]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[3]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[4]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[5]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[6]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[7]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[8]      ; Output   ; --            ; --            ; --                    ; --  ;
; VGA_B[9]      ; Output   ; --            ; --            ; --                    ; --  ;
; ENET_CMD      ; Output   ; --            ; --            ; --                    ; --  ;
; ENET_CS_N     ; Output   ; --            ; --            ; --                    ; --  ;
; ENET_WR_N     ; Output   ; --            ; --            ; --                    ; --  ;
; ENET_RD_N     ; Output   ; --            ; --            ; --                    ; --  ;
; ENET_RST_N    ; Output   ; --            ; --            ; --                    ; --  ;
; ENET_CLK      ; Output   ; --            ; --            ; --                    ; --  ;
; AUD_DACDAT    ; Output   ; --            ; --            ; --                    ; --  ;
; AUD_XCK       ; Output   ; --            ; --            ; --                    ; --  ;
; TD_RESET      ; Output   ; --            ; --            ; --                    ; --  ;
; OTG_DATA[0]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[1]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[2]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[3]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[4]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[5]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[6]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[7]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[8]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[9]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[10]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[11]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[12]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[13]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[14]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; OTG_DATA[15]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; LCD_DATA[0]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; LCD_DATA[1]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; LCD_DATA[2]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; LCD_DATA[3]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; LCD_DATA[4]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; LCD_DATA[5]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; LCD_DATA[6]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; LCD_DATA[7]   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; SD_CMD        ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[0]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[1]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[2]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[3]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[4]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[5]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[6]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[7]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[8]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[9]  ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[10] ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[11] ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[12] ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[13] ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[14] ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; ENET_DATA[15] ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; AUD_BCLK      ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; DRAM_DQ[0]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[1]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[2]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[3]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[4]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[5]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[6]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[7]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[8]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[9]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[10]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[11]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[12]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[13]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[14]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; DRAM_DQ[15]   ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[0]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[1]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[2]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[3]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[4]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[5]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[6]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[7]      ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; SRAM_DQ[0]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[1]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[2]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[3]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[4]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[5]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[6]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[7]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[8]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[9]    ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[10]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[11]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[12]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[13]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[14]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SRAM_DQ[15]   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; SD_DAT        ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; SD_DAT3       ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; I2C_SDAT      ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; AUD_ADCLRCK   ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; AUD_DACLRCK   ; Bidir    ; 6             ; 6             ; --                    ; --  ;
; GPIO_0[0]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[1]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[2]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[3]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[4]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[5]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[6]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[7]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[8]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[9]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[10]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[11]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[12]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[13]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[14]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[15]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[16]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[17]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[18]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[19]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[20]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[21]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[22]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[23]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[24]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[25]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[26]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[27]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[28]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[29]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[30]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[31]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[32]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[33]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[34]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_0[35]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[0]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[1]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[2]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[3]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[4]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[5]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[6]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[7]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[8]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[9]     ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[10]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[11]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[12]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[13]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[14]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[15]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[16]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[17]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[18]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[19]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[20]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[21]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[22]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[23]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[24]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[25]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[26]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[27]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[28]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[29]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[30]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[31]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[32]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[33]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[34]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
; GPIO_1[35]    ; Bidir    ; 0             ; 0             ; --                    ; --  ;
+---------------+----------+---------------+---------------+-----------------------+-----+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                                                                                                               ;
+--------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout                                                                                                            ; Pad To Core Index ; Setting ;
+--------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+
; CLOCK_27                                                                                                                       ;                   ;         ;
; EXT_CLOCK                                                                                                                      ;                   ;         ;
; SW[0]                                                                                                                          ;                   ;         ;
; SW[1]                                                                                                                          ;                   ;         ;
; SW[2]                                                                                                                          ;                   ;         ;
; SW[3]                                                                                                                          ;                   ;         ;
; SW[4]                                                                                                                          ;                   ;         ;
; SW[5]                                                                                                                          ;                   ;         ;
; SW[6]                                                                                                                          ;                   ;         ;
; SW[7]                                                                                                                          ;                   ;         ;
; SW[8]                                                                                                                          ;                   ;         ;
; SW[9]                                                                                                                          ;                   ;         ;
; SW[10]                                                                                                                         ;                   ;         ;
; SW[11]                                                                                                                         ;                   ;         ;
; SW[12]                                                                                                                         ;                   ;         ;
; SW[13]                                                                                                                         ;                   ;         ;
; SW[14]                                                                                                                         ;                   ;         ;
; SW[15]                                                                                                                         ;                   ;         ;
; SW[16]                                                                                                                         ;                   ;         ;
; SW[17]                                                                                                                         ;                   ;         ;
; UART_RXD                                                                                                                       ;                   ;         ;
; IRDA_RXD                                                                                                                       ;                   ;         ;
; OTG_INT0                                                                                                                       ;                   ;         ;
; OTG_INT1                                                                                                                       ;                   ;         ;
; OTG_DREQ0                                                                                                                      ;                   ;         ;
; OTG_DREQ1                                                                                                                      ;                   ;         ;
; TDI                                                                                                                            ;                   ;         ;
; TCK                                                                                                                            ;                   ;         ;
; TCS                                                                                                                            ;                   ;         ;
; PS2_DAT                                                                                                                        ;                   ;         ;
; PS2_CLK                                                                                                                        ;                   ;         ;
; ENET_INT                                                                                                                       ;                   ;         ;
; AUD_ADCDAT                                                                                                                     ;                   ;         ;
; TD_DATA[0]                                                                                                                     ;                   ;         ;
; TD_DATA[1]                                                                                                                     ;                   ;         ;
; TD_DATA[2]                                                                                                                     ;                   ;         ;
; TD_DATA[3]                                                                                                                     ;                   ;         ;
; TD_DATA[4]                                                                                                                     ;                   ;         ;
; TD_DATA[5]                                                                                                                     ;                   ;         ;
; TD_DATA[6]                                                                                                                     ;                   ;         ;
; TD_DATA[7]                                                                                                                     ;                   ;         ;
; TD_HS                                                                                                                          ;                   ;         ;
; TD_VS                                                                                                                          ;                   ;         ;
; CLOCK_50                                                                                                                       ;                   ;         ;
; KEY[0]                                                                                                                         ;                   ;         ;
;      - I2C_AV_Config:u1|mI2C_CTRL_CLK                                                                                          ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[5]                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[2]                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[3]                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[0]                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[1]                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD_COUNTER[4]                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SCLK                                                                                 ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_GO                                                                                                ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[12]                                                                                       ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[13]                                                                                       ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[14]                                                                                       ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[15]                                                                                       ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[2]                                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[3]                                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[4]                                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[5]                                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[6]                                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[7]                                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[8]                                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[9]                                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[10]                                                                                       ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[11]                                                                                       ; 1                 ; 6       ;
;      - Reset_Delay:delay1|oRESET                                                                                               ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|END                                                                                  ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mSetup_ST.0010                                                                                         ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mSetup_ST.0001                                                                                         ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|LUT_INDEX[0]                                                                                           ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|LUT_INDEX[1]                                                                                           ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|LUT_INDEX[2]                                                                                           ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|LUT_INDEX[3]                                                                                           ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|LUT_INDEX[4]                                                                                           ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|LUT_INDEX[5]                                                                                           ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[1]                                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_CLK_DIV[0]                                                                                        ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SDO                                                                                  ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[0]                                                                                              ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[1]                                                                                              ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[2]                                                                                              ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[3]                                                                                              ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[4]                                                                                              ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[5]                                                                                              ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[6]                                                                                              ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[7]                                                                                              ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[8]                                                                                              ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[9]                                                                                              ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[10]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[11]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[12]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[13]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[14]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[15]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[16]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[17]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[18]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[19]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[20]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[21]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[22]                                                                                             ; 1                 ; 6       ;
;      - Reset_Delay:delay1|Cont[23]                                                                                             ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|ACK3                                                                                 ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|ACK1                                                                                 ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|ACK2                                                                                 ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mSetup_ST.0000                                                                                         ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|mI2C_DATA[22]~1310                                                                                     ; 1                 ; 6       ;
;      - system_0:u0|button_pio:the_button_pio|readdata[0]~10                                                                    ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|SD[22]~1                                                                             ; 1                 ; 6       ;
;      - system_0:u0|button_pio:the_button_pio|d1_data_in[0]~feeder                                                              ; 1                 ; 6       ;
; KEY[1]                                                                                                                         ;                   ;         ;
;      - system_0:u0|button_pio:the_button_pio|readdata[1]~11                                                                    ; 0                 ; 6       ;
;      - system_0:u0|button_pio:the_button_pio|d1_data_in[1]~feeder                                                              ; 0                 ; 6       ;
; KEY[3]                                                                                                                         ;                   ;         ;
;      - system_0:u0|button_pio:the_button_pio|readdata[3]~8                                                                     ; 0                 ; 6       ;
;      - system_0:u0|button_pio:the_button_pio|d1_data_in[3]~feeder                                                              ; 0                 ; 6       ;
; KEY[2]                                                                                                                         ;                   ;         ;
;      - system_0:u0|button_pio:the_button_pio|readdata[2]~9                                                                     ; 0                 ; 6       ;
;      - system_0:u0|button_pio:the_button_pio|d1_data_in[2]~feeder                                                              ; 0                 ; 6       ;
; OTG_DATA[0]                                                                                                                    ;                   ;         ;
; OTG_DATA[1]                                                                                                                    ;                   ;         ;
; OTG_DATA[2]                                                                                                                    ;                   ;         ;
; OTG_DATA[3]                                                                                                                    ;                   ;         ;
; OTG_DATA[4]                                                                                                                    ;                   ;         ;
; OTG_DATA[5]                                                                                                                    ;                   ;         ;
; OTG_DATA[6]                                                                                                                    ;                   ;         ;
; OTG_DATA[7]                                                                                                                    ;                   ;         ;
; OTG_DATA[8]                                                                                                                    ;                   ;         ;
; OTG_DATA[9]                                                                                                                    ;                   ;         ;
; OTG_DATA[10]                                                                                                                   ;                   ;         ;
; OTG_DATA[11]                                                                                                                   ;                   ;         ;
; OTG_DATA[12]                                                                                                                   ;                   ;         ;
; OTG_DATA[13]                                                                                                                   ;                   ;         ;
; OTG_DATA[14]                                                                                                                   ;                   ;         ;
; OTG_DATA[15]                                                                                                                   ;                   ;         ;
; LCD_DATA[0]                                                                                                                    ;                   ;         ;
; LCD_DATA[1]                                                                                                                    ;                   ;         ;
; LCD_DATA[2]                                                                                                                    ;                   ;         ;
; LCD_DATA[3]                                                                                                                    ;                   ;         ;
; LCD_DATA[4]                                                                                                                    ;                   ;         ;
; LCD_DATA[5]                                                                                                                    ;                   ;         ;
; LCD_DATA[6]                                                                                                                    ;                   ;         ;
; LCD_DATA[7]                                                                                                                    ;                   ;         ;
; SD_CMD                                                                                                                         ;                   ;         ;
; ENET_DATA[0]                                                                                                                   ;                   ;         ;
; ENET_DATA[1]                                                                                                                   ;                   ;         ;
; ENET_DATA[2]                                                                                                                   ;                   ;         ;
; ENET_DATA[3]                                                                                                                   ;                   ;         ;
; ENET_DATA[4]                                                                                                                   ;                   ;         ;
; ENET_DATA[5]                                                                                                                   ;                   ;         ;
; ENET_DATA[6]                                                                                                                   ;                   ;         ;
; ENET_DATA[7]                                                                                                                   ;                   ;         ;
; ENET_DATA[8]                                                                                                                   ;                   ;         ;
; ENET_DATA[9]                                                                                                                   ;                   ;         ;
; ENET_DATA[10]                                                                                                                  ;                   ;         ;
; ENET_DATA[11]                                                                                                                  ;                   ;         ;
; ENET_DATA[12]                                                                                                                  ;                   ;         ;
; ENET_DATA[13]                                                                                                                  ;                   ;         ;
; ENET_DATA[14]                                                                                                                  ;                   ;         ;
; ENET_DATA[15]                                                                                                                  ;                   ;         ;
; AUD_BCLK                                                                                                                       ;                   ;         ;
; DRAM_DQ[0]                                                                                                                     ;                   ;         ;
; DRAM_DQ[1]                                                                                                                     ;                   ;         ;
; DRAM_DQ[2]                                                                                                                     ;                   ;         ;
; DRAM_DQ[3]                                                                                                                     ;                   ;         ;
; DRAM_DQ[4]                                                                                                                     ;                   ;         ;
; DRAM_DQ[5]                                                                                                                     ;                   ;         ;
; DRAM_DQ[6]                                                                                                                     ;                   ;         ;
; DRAM_DQ[7]                                                                                                                     ;                   ;         ;
; DRAM_DQ[8]                                                                                                                     ;                   ;         ;
; DRAM_DQ[9]                                                                                                                     ;                   ;         ;
; DRAM_DQ[10]                                                                                                                    ;                   ;         ;
; DRAM_DQ[11]                                                                                                                    ;                   ;         ;
; DRAM_DQ[12]                                                                                                                    ;                   ;         ;
; DRAM_DQ[13]                                                                                                                    ;                   ;         ;
; DRAM_DQ[14]                                                                                                                    ;                   ;         ;
; DRAM_DQ[15]                                                                                                                    ;                   ;         ;
; FL_DQ[0]                                                                                                                       ;                   ;         ;
; FL_DQ[1]                                                                                                                       ;                   ;         ;
; FL_DQ[2]                                                                                                                       ;                   ;         ;
; FL_DQ[3]                                                                                                                       ;                   ;         ;
; FL_DQ[4]                                                                                                                       ;                   ;         ;
; FL_DQ[5]                                                                                                                       ;                   ;         ;
; FL_DQ[6]                                                                                                                       ;                   ;         ;
; FL_DQ[7]                                                                                                                       ;                   ;         ;
; SRAM_DQ[0]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[16]~3725 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[16]~3181                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[0]~789             ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[0]~1023                          ; 0                 ; 6       ;
; SRAM_DQ[1]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[17]~3178                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[17]~3740 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[1]~788             ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[1]~1022                          ; 1                 ; 6       ;
; SRAM_DQ[2]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[18]~3175                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[18]~3737 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[2]~787             ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[2]~1021                          ; 0                 ; 6       ;
; SRAM_DQ[3]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[19]~3172                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[19]~3734 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[3]~784             ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[3]~1020                          ; 0                 ; 6       ;
; SRAM_DQ[4]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[20]~3169                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[20]~3731 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[4]~785             ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[4]~1019                          ; 1                 ; 6       ;
; SRAM_DQ[5]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[21]~3166                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[21]~3728 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[5]~786             ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[5]~1018                          ; 1                 ; 6       ;
; SRAM_DQ[6]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[22]~3700 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[22]~3163                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[6]~1017                          ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[6]~798             ; 0                 ; 6       ;
; SRAM_DQ[7]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[23]~3703 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[23]~3131                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[7]~1009                          ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[7]~799             ; 1                 ; 6       ;
; SRAM_DQ[8]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[24]~3709 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[24]~3160                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[8]~1016                          ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[8]~797             ; 0                 ; 6       ;
; SRAM_DQ[9]                                                                                                                     ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[25]~3706 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[25]~3157                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[9]~1015                          ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[9]~796             ; 0                 ; 6       ;
; SRAM_DQ[10]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[26]~3697 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[26]~3154                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[10]~1014                         ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[10]~795            ; 0                 ; 6       ;
; SRAM_DQ[11]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[27]~3674 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[27]~3151                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[11]~791            ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[11]~1013                         ; 0                 ; 6       ;
; SRAM_DQ[12]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[28]~3677 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[28]~3148                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[12]~792            ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[12]~1012                         ; 0                 ; 6       ;
; SRAM_DQ[13]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[29]~3683 ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[29]~3145                      ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[13]~793            ; 0                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[13]~1011                         ; 0                 ; 6       ;
; SRAM_DQ[14]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[30]~3680 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[30]~3142                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[14]~794            ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[14]~1010                         ; 1                 ; 6       ;
; SRAM_DQ[15]                                                                                                                    ;                   ;         ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|cpu_0_instruction_master_readdata[31]~3670 ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_readdata[31]~3139                      ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|p1_dbs_16_reg_segment_0[15]~790            ; 1                 ; 6       ;
;      - system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|p1_dbs_16_reg_segment_0[15]~1008                         ; 1                 ; 6       ;
; SD_DAT                                                                                                                         ;                   ;         ;
; SD_DAT3                                                                                                                        ;                   ;         ;
; I2C_SDAT                                                                                                                       ;                   ;         ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|Selector0~98                                                                         ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|ACK3~219                                                                             ; 1                 ; 6       ;
;      - I2C_AV_Config:u1|I2C_Controller:u0|ACK2~252                                                                             ; 1                 ; 6       ;
; AUD_ADCLRCK                                                                                                                    ;                   ;         ;
; AUD_DACLRCK                                                                                                                    ;                   ;         ;
;      - AUD_ADCLRCK                                                                                                             ; 1                 ; 6       ;
; GPIO_0[0]                                                                                                                      ;                   ;         ;
; GPIO_0[1]                                                                                                                      ;                   ;         ;
; GPIO_0[2]                                                                                                                      ;                   ;         ;
; GPIO_0[3]                                                                                                                      ;                   ;         ;
; GPIO_0[4]                                                                                                                      ;                   ;         ;
; GPIO_0[5]                                                                                                                      ;                   ;         ;
; GPIO_0[6]                                                                                                                      ;                   ;         ;
; GPIO_0[7]                                                                                                                      ;                   ;         ;
; GPIO_0[8]                                                                                                                      ;                   ;         ;
; GPIO_0[9]                                                                                                                      ;                   ;         ;
; GPIO_0[10]                                                                                                                     ;                   ;         ;
; GPIO_0[11]                                                                                                                     ;                   ;         ;
; GPIO_0[12]                                                                                                                     ;                   ;         ;
; GPIO_0[13]                                                                                                                     ;                   ;         ;
; GPIO_0[14]                                                                                                                     ;                   ;         ;
; GPIO_0[15]                                                                                                                     ;                   ;         ;
; GPIO_0[16]                                                                                                                     ;                   ;         ;
; GPIO_0[17]                                                                                                                     ;                   ;         ;
; GPIO_0[18]                                                                                                                     ;                   ;         ;
; GPIO_0[19]                                                                                                                     ;                   ;         ;
; GPIO_0[20]                                                                                                                     ;                   ;         ;
; GPIO_0[21]                                                                                                                     ;                   ;         ;
; GPIO_0[22]                                                                                                                     ;                   ;         ;
; GPIO_0[23]                                                                                                                     ;                   ;         ;
; GPIO_0[24]                                                                                                                     ;                   ;         ;
; GPIO_0[25]                                                                                                                     ;                   ;         ;
; GPIO_0[26]                                                                                                                     ;                   ;         ;
; GPIO_0[27]                                                                                                                     ;                   ;         ;
; GPIO_0[28]                                                                                                                     ;                   ;         ;
; GPIO_0[29]                                                                                                                     ;                   ;         ;
; GPIO_0[30]                                                                                                                     ;                   ;         ;
; GPIO_0[31]                                                                                                                     ;                   ;         ;
; GPIO_0[32]                                                                                                                     ;                   ;         ;
; GPIO_0[33]                                                                                                                     ;                   ;         ;
; GPIO_0[34]                                                                                                                     ;                   ;         ;
; GPIO_0[35]                                                                                                                     ;                   ;         ;
; GPIO_1[0]                                                                                                                      ;                   ;         ;
; GPIO_1[1]                                                                                                                      ;                   ;         ;
; GPIO_1[2]                                                                                                                      ;                   ;         ;
; GPIO_1[3]                                                                                                                      ;                   ;         ;
; GPIO_1[4]                                                                                                                      ;                   ;         ;
; GPIO_1[5]                                                                                                                      ;                   ;         ;
; GPIO_1[6]                                                                                                                      ;                   ;         ;
; GPIO_1[7]                                                                                                                      ;                   ;         ;
; GPIO_1[8]                                                                                                                      ;                   ;         ;
; GPIO_1[9]                                                                                                                      ;                   ;         ;
; GPIO_1[10]                                                                                                                     ;                   ;         ;
; GPIO_1[11]                                                                                                                     ;                   ;         ;
; GPIO_1[12]                                                                                                                     ;                   ;         ;
; GPIO_1[13]                                                                                                                     ;                   ;         ;
; GPIO_1[14]                                                                                                                     ;                   ;         ;
; GPIO_1[15]                                                                                                                     ;                   ;         ;
; GPIO_1[16]                                                                                                                     ;                   ;         ;
; GPIO_1[17]                                                                                                                     ;                   ;         ;
; GPIO_1[18]                                                                                                                     ;                   ;         ;
; GPIO_1[19]                                                                                                                     ;                   ;         ;
; GPIO_1[20]                                                                                                                     ;                   ;         ;
; GPIO_1[21]                                                                                                                     ;                   ;         ;
; GPIO_1[22]                                                                                                                     ;                   ;         ;
; GPIO_1[23]                                                                                                                     ;                   ;         ;
; GPIO_1[24]                                                                                                                     ;                   ;         ;
; GPIO_1[25]                                                                                                                     ;                   ;         ;
; GPIO_1[26]                                                                                                                     ;                   ;         ;
; GPIO_1[27]                                                                                                                     ;                   ;         ;
; GPIO_1[28]                                                                                                                     ;                   ;         ;
; GPIO_1[29]                                                                                                                     ;                   ;         ;
; GPIO_1[30]                                                                                                                     ;                   ;         ;
; GPIO_1[31]                                                                                                                     ;                   ;         ;
; GPIO_1[32]                                                                                                                     ;                   ;         ;
; GPIO_1[33]                                                                                                                     ;                   ;         ;
; GPIO_1[34]                                                                                                                     ;                   ;         ;
; GPIO_1[35]                                                                                                                     ;                   ;         ;
+--------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                                                                                                                                                                                                                                                        ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+---------------------------------------+--------+----------------------+------------------+---------------------------+
; Name                                                                                                                                                                                                             ; Location           ; Fan-Out ; Usage                                 ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+---------------------------------------+--------+----------------------+------------------+---------------------------+
; CLOCK_50                                                                                                                                                                                                         ; PIN_N2             ; 455     ; Clock                                 ; yes    ; Global clock         ; GCLK2            ; --                        ;
; CLOCK_50                                                                                                                                                                                                         ; PIN_N2             ; 2       ; Clock                                 ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|I2C_Controller:u0|SD[22]~1                                                                                                                                                                      ; LCCOMB_X14_Y5_N10  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|LUT_INDEX[5]~0                                                                                                                                                                                  ; LCCOMB_X15_Y5_N16  ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|LessThan0~229                                                                                                                                                                                   ; LCCOMB_X63_Y19_N30 ; 17      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|LessThan1~87                                                                                                                                                                                    ; LCCOMB_X15_Y5_N4   ; 7       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|mI2C_CTRL_CLK                                                                                                                                                                                   ; LCFF_X64_Y19_N15   ; 25      ; Clock                                 ; yes    ; Global clock         ; GCLK7            ; --                        ;
; I2C_AV_Config:u1|mI2C_DATA[22]~1310                                                                                                                                                                              ; LCCOMB_X14_Y6_N2   ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; I2C_AV_Config:u1|mI2C_GO                                                                                                                                                                                         ; LCFF_X14_Y6_N5     ; 7       ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; KEY[0]                                                                                                                                                                                                           ; PIN_G26            ; 68      ; Async. clear                          ; no     ; --                   ; --               ; --                        ;
; Reset_Delay:delay1|Equal0~247                                                                                                                                                                                    ; LCCOMB_X32_Y8_N28  ; 24      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; SDRAM_PLL:PLL1|altpll:altpll_component|_clk1                                                                                                                                                                     ; PLL_1              ; 2069    ; Clock                                 ; yes    ; Global clock         ; GCLK3            ; --                        ;
; altera_internal_jtag~TCKUTAP                                                                                                                                                                                     ; JTAG_X1_Y19_N0     ; 191     ; Clock                                 ; yes    ; Global clock         ; GCLK0            ; --                        ;
; altera_internal_jtag~TMSUTAP                                                                                                                                                                                     ; JTAG_X1_Y19_N0     ; 22      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; altera_internal_jtag~UPDATEUSER                                                                                                                                                                                  ; JTAG_X1_Y19_N0     ; 5       ; Async. clear, Latch enable            ; yes    ; Global clock         ; GCLK1            ; --                        ;
; sld_hub:sld_hub_inst|CLR_SIGNAL                                                                                                                                                                                  ; LCFF_X33_Y16_N5    ; 180     ; Async. clear                          ; yes    ; Global clock         ; GCLK12           ; --                        ;
; sld_hub:sld_hub_inst|GEN_SHADOW_IRF~1                                                                                                                                                                            ; LCCOMB_X33_Y14_N16 ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|IRF_ENABLE[1]~126                                                                                                                                                                           ; LCCOMB_X34_Y14_N30 ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|IRF_ENA_ENABLE~21                                                                                                                                                                           ; LCCOMB_X33_Y14_N30 ; 3       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|IRSR_ENA                                                                                                                                                                                    ; LCCOMB_X34_Y16_N16 ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|comb~78                                                                                                                                                                                     ; LCCOMB_X33_Y15_N30 ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|jtag_debug_mode_usr1                                                                                                                                                                        ; LCFF_X35_Y16_N21   ; 15      ; Async. clear                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[0]~1171                                                                                                                                                                    ; LCCOMB_X34_Y15_N10 ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0]                                                                                                                                          ; LCFF_X33_Y16_N7    ; 13      ; Async. clear                          ; yes    ; Global clock         ; GCLK11           ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[11]                                                                                                                                         ; LCFF_X33_Y16_N3    ; 12      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[12]                                                                                                                                         ; LCFF_X33_Y16_N31   ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[4]                                                                                                                                          ; LCFF_X33_Y14_N23   ; 44      ; Sync. clear, Sync. load               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[8]                                                                                                                                          ; LCFF_X33_Y15_N9    ; 12      ; Async. clear                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|WORD_SR[1]~1837                                                                                                                                                     ; LCCOMB_X33_Y15_N4  ; 4       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|word_counter[2]~887                                                                                                                                                 ; LCCOMB_X32_Y15_N28 ; 5       ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|word_counter[2]~888                                                                                                                                                 ; LCCOMB_X33_Y15_N24 ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|button_pio:the_button_pio|always1~27                                                                                                                                                                 ; LCCOMB_X29_Y12_N16 ; 4       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|clock_0:the_clock_0|always0~0                                                                                                                                                                        ; LCCOMB_X15_Y8_N16  ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|clock_0:the_clock_0|slave_byteenable_d1[1]                                                                                                                                                           ; LCFF_X19_Y16_N11   ; 9       ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; system_0:u0|clock_1:the_clock_1|always0~0                                                                                                                                                                        ; LCCOMB_X16_Y8_N2   ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_ctrl_ld                                                                                                                                                                            ; LCFF_X24_Y16_N17   ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_ctrl_ld8                                                                                                                                                                           ; LCFF_X24_Y15_N7    ; 9       ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_en_d1                                                                                                                                                                              ; LCFF_X24_Y15_N17   ; 37      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_estatus_reg~41                                                                                                                                                                     ; LCCOMB_X20_Y16_N24 ; 6       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_ienable_reg[5]~825                                                                                                                                                                 ; LCCOMB_X20_Y16_N16 ; 4       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_ld_align_sh8                                                                                                                                                                       ; LCFF_X24_Y15_N3    ; 10      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_stall_d3                                                                                                                                                                       ; LCFF_X30_Y20_N1    ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_stall                                                                                                                                                                              ; LCCOMB_X24_Y15_N16 ; 708     ; Clock enable, Sync. clear             ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|A_wr_dst_reg_from_M                                                                                                                                                                  ; LCFF_X19_Y21_N17   ; 4       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|Add12~102                                                                                                                                                                            ; LCCOMB_X31_Y22_N24 ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|D_ctrl_src2_is_imm~178                                                                                                                                                               ; LCCOMB_X22_Y19_N26 ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|D_ic_fill_starting                                                                                                                                                                   ; LCCOMB_X18_Y15_N0  ; 22      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|D_src1_hazard_E                                                                                                                                                                      ; LCCOMB_X20_Y21_N30 ; 15      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|E_hbreak_req                                                                                                                                                                         ; LCCOMB_X20_Y17_N22 ; 26      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|E_iw[0]                                                                                                                                                                              ; LCFF_X21_Y17_N11   ; 17      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|E_iw[4]                                                                                                                                                                              ; LCFF_X21_Y17_N25   ; 41      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|F_stall                                                                                                                                                                              ; LCCOMB_X18_Y19_N30 ; 162     ; Clock enable, Sync. clear, Sync. load ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|M_bht_wr_en                                                                                                                                                                          ; LCCOMB_X19_Y19_N0  ; 1       ; Clock enable, Write enable            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|M_br_cond_taken_history[0]~7                                                                                                                                                         ; LCCOMB_X23_Y22_N24 ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|M_ctrl_rdctl_inst                                                                                                                                                                    ; LCFF_X20_Y17_N1    ; 32      ; Sync. clear, Sync. load               ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|M_pipe_flush                                                                                                                                                                         ; LCFF_X23_Y22_N7    ; 41      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|M_rot_rn[3]                                                                                                                                                                          ; LCFF_X31_Y22_N29   ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|M_valid_from_E                                                                                                                                                                       ; LCFF_X19_Y19_N13   ; 12      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|always133~0                                                                                                                                                                          ; LCCOMB_X24_Y14_N8  ; 22      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|always2~2               ; LCCOMB_X34_Y12_N8  ; 34      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|always3~1               ; LCCOMB_X34_Y12_N20 ; 38      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|ir[1]~0                 ; LCCOMB_X34_Y12_N22 ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|sr[16]~4769             ; LCCOMB_X34_Y12_N6  ; 18      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|sr[35]~4775             ; LCCOMB_X34_Y12_N2  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|sr[36]~4759             ; LCCOMB_X34_Y12_N14 ; 17      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|sr[36]~4784             ; LCCOMB_X34_Y11_N14 ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|st_updateir~112         ; LCCOMB_X34_Y12_N0  ; 7       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|take_action_ocimem_a~45 ; LCCOMB_X33_Y10_N28 ; 18      ; Clock enable, Sync. load              ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|take_action_ocimem_a~46 ; LCCOMB_X33_Y10_N30 ; 3       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|take_action_ocimem_b~27 ; LCCOMB_X33_Y10_N10 ; 35      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_avalon_reg:the_cpu_0_nios2_avalon_reg|take_action_oci_intr_mask_reg~8                                                                ; LCCOMB_X24_Y11_N8  ; 4       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_break:the_cpu_0_nios2_oci_break|break_readreg[23]~2161                                                                           ; LCCOMB_X33_Y10_N20 ; 64      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|MonAReg[7]~811                                                                                         ; LCCOMB_X33_Y10_N18 ; 9       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|MonDReg[2]~3833                                                                                        ; LCCOMB_X30_Y13_N26 ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|MonWr                                                                                                  ; LCFF_X22_Y13_N23   ; 3       ; Write enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|comb~26                                                                                                ; LCCOMB_X27_Y11_N6  ; 2       ; Write enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|d_address[2]                                                                                                                                                                         ; LCFF_X24_Y10_N21   ; 50      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|d_write                                                                                                                                                                              ; LCFF_X24_Y11_N27   ; 40      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|dc_data_portb_wr_en~174                                                                                                                                                              ; LCCOMB_X23_Y16_N8  ; 15      ; Write enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|dc_data_wr_byte_0                                                                                                                                                                    ; LCCOMB_X27_Y16_N8  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|dc_data_wr_byte_1                                                                                                                                                                    ; LCCOMB_X25_Y16_N2  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|dc_data_wr_byte_2                                                                                                                                                                    ; LCCOMB_X27_Y14_N12 ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|dc_data_wr_byte_3                                                                                                                                                                    ; LCCOMB_X23_Y16_N24 ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|i_readdatavalid_d1                                                                                                                                                                   ; LCFF_X21_Y10_N1    ; 12      ; Clock enable, Write enable            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|ic_fill_ap_offset[2]~23                                                                                                                                                              ; LCCOMB_X20_Y10_N20 ; 7       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|ic_fill_dp_offset_en~1                                                                                                                                                               ; LCCOMB_X15_Y16_N22 ; 3       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|ic_fill_valid_bits_en                                                                                                                                                                ; LCCOMB_X14_Y16_N4  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|ic_tag_clr_valid_bits_nxt~0                                                                                                                                                          ; LCCOMB_X19_Y16_N28 ; 7       ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0:the_cpu_0|ic_tag_wren                                                                                                                                                                          ; LCCOMB_X15_Y16_N8  ; 1       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always2~9                                                                                                                                         ; LCCOMB_X24_Y9_N0   ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always5~9                                                                                                                                         ; LCCOMB_X24_Y9_N20  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always6~0                                                                                                                                         ; LCCOMB_X24_Y9_N30  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always7~18                                                                                                                                        ; LCCOMB_X24_Y9_N14  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always1~0                                                                                                                           ; LCCOMB_X21_Y10_N16 ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always4~0                                                                                                                           ; LCCOMB_X20_Y9_N26  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always5~0                                                                                                                           ; LCCOMB_X19_Y10_N2  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always6~0                                                                                                                           ; LCCOMB_X20_Y9_N16  ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|r_ena~0                                                                                                                  ; LCCOMB_X31_Y14_N24 ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[0]~1513                                                                                                         ; LCCOMB_X33_Y14_N4  ; 21      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[1]~1514                                                                                                         ; LCCOMB_X31_Y13_N8  ; 4       ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|wdata[0]~7                                                                                                               ; LCCOMB_X32_Y14_N8  ; 4       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|wdata[1]~6                                                                                                               ; LCCOMB_X32_Y14_N24 ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|fifo_wr                                                                                                                                                                  ; LCFF_X29_Y13_N15   ; 15      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|ien_AE~703                                                                                                                                                               ; LCCOMB_X27_Y13_N30 ; 3       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|a_fefifo_7cf:fifo_state|_~28                                  ; LCCOMB_X28_Y10_N18 ; 6       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|a_fefifo_7cf:fifo_state|_~28                                  ; LCCOMB_X28_Y13_N14 ; 6       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|rd_wfifo                                                                                                                                                                 ; LCCOMB_X31_Y14_N20 ; 11      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|rvalid~16                                                                                                                                                                ; LCCOMB_X28_Y10_N28 ; 8       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|wr_rfifo                                                                                                                                                                 ; LCCOMB_X28_Y10_N24 ; 12      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|reset_n_sources~1                                                                                                                                                                                    ; LCCOMB_X30_Y12_N24 ; 4       ; Async. clear                          ; yes    ; Global clock         ; GCLK15           ; --                        ;
; system_0:u0|sdram_0:the_sdram_0|WideOr16~1                                                                                                                                                                       ; LCCOMB_X3_Y9_N28   ; 4       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0:the_sdram_0|active_addr[20]~426                                                                                                                                                              ; LCCOMB_X3_Y8_N4    ; 41      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0:the_sdram_0|always5~0                                                                                                                                                                        ; LCCOMB_X5_Y9_N16   ; 18      ; Output enable                         ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0:the_sdram_0|f_select                                                                                                                                                                         ; LCCOMB_X5_Y9_N12   ; 22      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0:the_sdram_0|m_addr[0]~124                                                                                                                                                                    ; LCCOMB_X3_Y8_N28   ; 12      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0:the_sdram_0|m_next.000001000~220                                                                                                                                                             ; LCCOMB_X4_Y9_N4    ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0:the_sdram_0|m_state.000000010                                                                                                                                                                ; LCFF_X4_Y8_N9      ; 32      ; Sync. clear                           ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0:the_sdram_0|m_state.000001000~470                                                                                                                                                            ; LCCOMB_X5_Y8_N4    ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|entry_0[38]~2                                                                                                          ; LCCOMB_X10_Y8_N30  ; 41      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|entry_1[38]~2                                                                                                          ; LCCOMB_X10_Y8_N24  ; 41      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_0_out_to_sdram_0_s1_module:rdv_fifo_for_clock_0_out_to_sdram_0_s1|always1~3                                                                  ; LCCOMB_X14_Y9_N2   ; 7       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always0~1                                                                  ; LCCOMB_X14_Y9_N26  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always10~1                                                                 ; LCCOMB_X15_Y10_N0  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always12~3                                                                 ; LCCOMB_X14_Y9_N30  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always15~0                                                                 ; LCCOMB_X14_Y8_N6   ; 10      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always2~1                                                                  ; LCCOMB_X14_Y9_N8   ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always4~1                                                                  ; LCCOMB_X14_Y10_N0  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always6~1                                                                  ; LCCOMB_X14_Y10_N6  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|rdv_fifo_for_clock_1_out_to_sdram_0_s1_module:rdv_fifo_for_clock_1_out_to_sdram_0_s1|always8~1                                                                  ; LCCOMB_X15_Y10_N6  ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|sram_0_avalon_slave_0_arb_counter_enable~20                                                                                               ; LCCOMB_X19_Y14_N8  ; 3       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|sram_0_avalon_slave_0_arb_winner~0                                                                                                        ; LCCOMB_X20_Y14_N12 ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|sram_0_avalon_slave_0_write_n~28                                                                                                          ; LCCOMB_X21_Y14_N28 ; 17      ; Output enable                         ; no     ; --                   ; --               ; --                        ;
; system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|data_out                                                                                                                ; LCFF_X3_Y8_N7      ; 7       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|data_out                                                                                                                ; LCFF_X3_Y8_N7      ; 270     ; Async. clear                          ; yes    ; Global clock         ; GCLK14           ; --                        ;
; system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|data_out                                                                                                                      ; LCFF_X33_Y10_N23   ; 1960    ; Async. clear                          ; yes    ; Global clock         ; GCLK13           ; --                        ;
; system_0:u0|timer_0:the_timer_0|always0~0                                                                                                                                                                        ; LCCOMB_X31_Y7_N12  ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_0:the_timer_0|always0~1                                                                                                                                                                        ; LCCOMB_X30_Y9_N8   ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_0:the_timer_0|control_wr_strobe                                                                                                                                                                ; LCCOMB_X29_Y10_N8  ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_0:the_timer_0|period_h_wr_strobe                                                                                                                                                               ; LCCOMB_X28_Y8_N22  ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_0:the_timer_0|period_l_wr_strobe                                                                                                                                                               ; LCCOMB_X30_Y8_N20  ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_0:the_timer_0|snap_strobe~20                                                                                                                                                                   ; LCCOMB_X30_Y9_N24  ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|always0~0                                                                                                                                                                        ; LCCOMB_X27_Y8_N14  ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|always0~1                                                                                                                                                                        ; LCCOMB_X29_Y6_N6   ; 32      ; Sync. load                            ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|control_wr_strobe                                                                                                                                                                ; LCCOMB_X27_Y8_N22  ; 5       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|period_h_wr_strobe                                                                                                                                                               ; LCCOMB_X27_Y8_N4   ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|period_l_wr_strobe                                                                                                                                                               ; LCCOMB_X27_Y7_N10  ; 16      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|timer_1:the_timer_1|snap_strobe~26                                                                                                                                                                   ; LCCOMB_X27_Y10_N8  ; 32      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cpu_0_instruction_master_read_data_valid_cfi_flash_0_s1_shift_register[1]                                             ; LCFF_X19_Y10_N1    ; 38      ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|in_a_write_cycle~16                                                                                                   ; LCCOMB_X20_Y8_N2   ; 10      ; Output enable                         ; no     ; --                   ; --               ; --                        ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_avalon_slave_arb_counter_enable~40                                                                 ; LCCOMB_X19_Y12_N6  ; 3       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_avalon_slave_arb_winner~0                                                                          ; LCCOMB_X19_Y12_N20 ; 2       ; Clock enable                          ; no     ; --                   ; --               ; --                        ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+---------------------------------------+--------+----------------------+------------------+---------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                                                                                                            ;
+---------------------------------------------------------------------------------------------------+--------------------+---------+----------------------+------------------+---------------------------+
; Name                                                                                              ; Location           ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+---------------------------------------------------------------------------------------------------+--------------------+---------+----------------------+------------------+---------------------------+
; CLOCK_50                                                                                          ; PIN_N2             ; 455     ; Global clock         ; GCLK2            ; --                        ;
; I2C_AV_Config:u1|mI2C_CTRL_CLK                                                                    ; LCFF_X64_Y19_N15   ; 25      ; Global clock         ; GCLK7            ; --                        ;
; SDRAM_PLL:PLL1|altpll:altpll_component|_clk1                                                      ; PLL_1              ; 2069    ; Global clock         ; GCLK3            ; --                        ;
; altera_internal_jtag~TCKUTAP                                                                      ; JTAG_X1_Y19_N0     ; 191     ; Global clock         ; GCLK0            ; --                        ;
; altera_internal_jtag~UPDATEUSER                                                                   ; JTAG_X1_Y19_N0     ; 5       ; Global clock         ; GCLK1            ; --                        ;
; sld_hub:sld_hub_inst|CLR_SIGNAL                                                                   ; LCFF_X33_Y16_N5    ; 180     ; Global clock         ; GCLK12           ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0]                           ; LCFF_X33_Y16_N7    ; 13      ; Global clock         ; GCLK11           ; --                        ;
; system_0:u0|reset_n_sources~1                                                                     ; LCCOMB_X30_Y12_N24 ; 4       ; Global clock         ; GCLK15           ; --                        ;
; system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|data_out ; LCFF_X3_Y8_N7      ; 270     ; Global clock         ; GCLK14           ; --                        ;
; system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|data_out       ; LCFF_X33_Y10_N23   ; 1960    ; Global clock         ; GCLK13           ; --                        ;
+---------------------------------------------------------------------------------------------------+--------------------+---------+----------------------+------------------+---------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                                                                                                                                                            ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; Name                                                                                                                                                                                                             ; Fan-Out ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; system_0:u0|cpu_0:the_cpu_0|A_stall                                                                                                                                                                              ; 708     ;
; system_0:u0|cpu_0:the_cpu_0|F_stall                                                                                                                                                                              ; 162     ;
; system_0:u0|cpu_0:the_cpu_0|A_mul_stall                                                                                                                                                                          ; 70      ;
; KEY[0]                                                                                                                                                                                                           ; 68      ;
; system_0:u0|clock_1_in_arbitrator:the_clock_1_in|cpu_0_data_master_requests_clock_1_in                                                                                                                           ; 68      ;
; system_0:u0|cpu_0_jtag_debug_module_arbitrator:the_cpu_0_jtag_debug_module|cpu_0_jtag_debug_module_address[8]~117                                                                                                ; 65      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_break:the_cpu_0_nios2_oci_break|break_readreg[23]~2161                                                                           ; 64      ;
; system_0:u0|sdram_0:the_sdram_0|m_state.000010000                                                                                                                                                                ; 60      ;
; system_0:u0|cpu_0:the_cpu_0|av_process_readdata                                                                                                                                                                  ; 59      ;
; system_0:u0|cpu_0:the_cpu_0|A_ctrl_ld_bypass                                                                                                                                                                     ; 57      ;
; system_0:u0|sdram_0_s1_arbitrator:the_sdram_0_s1|clock_0_out_granted_sdram_0_s1~114                                                                                                                              ; 55      ;
; ~GND                                                                                                                                                                                                             ; 54      ;
; system_0:u0|cpu_0:the_cpu_0|d_address[2]                                                                                                                                                                         ; 50      ;
; system_0:u0|jtag_uart_0_avalon_jtag_slave_arbitrator:the_jtag_uart_0_avalon_jtag_slave|cpu_0_data_master_requests_jtag_uart_0_avalon_jtag_slave                                                                  ; 49      ;
; system_0:u0|cpu_0:the_cpu_0|d_address[3]                                                                                                                                                                         ; 49      ;
; system_0:u0|cpu_0:the_cpu_0|E_src1[11]~495                                                                                                                                                                       ; 48      ;
; system_0:u0|cpu_0:the_cpu_0|E_src1[11]~494                                                                                                                                                                       ; 48      ;
; system_0:u0|cpu_0:the_cpu_0|D_src2_reg[0]~590                                                                                                                                                                    ; 48      ;
; system_0:u0|cpu_0:the_cpu_0|D_src2_reg[0]~589                                                                                                                                                                    ; 48      ;
; system_0:u0|cpu_0:the_cpu_0|M_A_dc_latest_line_match                                                                                                                                                             ; 47      ;
; system_0:u0|cpu_0:the_cpu_0|E_ctrl_dst_data_sel_cmp                                                                                                                                                              ; 45      ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[4]                                                                                                                                          ; 44      ;
; system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_dbs_address[1]                                                                                                                  ; 43      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|ir[0]                   ; 42      ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cpu_0_data_master_requests_cfi_flash_0_s1                                                                             ; 42      ;
; system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|rd_address                                                                                                             ; 42      ;
; system_0:u0|cpu_0:the_cpu_0|E_iw[4]                                                                                                                                                                              ; 41      ;
; system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|entry_0[38]~2                                                                                                          ; 41      ;
; system_0:u0|sdram_0:the_sdram_0|sdram_0_input_efifo_module:the_sdram_0_input_efifo_module|entry_1[38]~2                                                                                                          ; 41      ;
; system_0:u0|sdram_0:the_sdram_0|active_addr[20]~426                                                                                                                                                              ; 41      ;
; system_0:u0|cpu_0:the_cpu_0|M_pipe_flush                                                                                                                                                                         ; 41      ;
; system_0:u0|clock_0:the_clock_0|clock_0_slave_FSM:slave_FSM|Selector1~86                                                                                                                                         ; 41      ;
; system_0:u0|cpu_0:the_cpu_0|d_address[4]                                                                                                                                                                         ; 41      ;
; system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|cpu_0_data_master_requests_sram_0_avalon_slave_0                                                                                          ; 40      ;
; system_0:u0|cpu_0:the_cpu_0|d_write                                                                                                                                                                              ; 40      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|always3~1               ; 38      ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cpu_0_instruction_master_read_data_valid_cfi_flash_0_s1_shift_register[1]                                             ; 38      ;
; system_0:u0|cpu_0:the_cpu_0|F_iw[5]~1514                                                                                                                                                                         ; 38      ;
; system_0:u0|cpu_0:the_cpu_0|A_en_d1                                                                                                                                                                              ; 37      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|MonAReg[10]                                                                                            ; 35      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|take_action_ocimem_b~27 ; 35      ;
; system_0:u0|timer_1:the_timer_1|Equal6~151                                                                                                                                                                       ; 34      ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|always2~2               ; 34      ;
; system_0:u0|cpu_0:the_cpu_0|F_pc[10]~224                                                                                                                                                                         ; 33      ;
; system_0:u0|cpu_0:the_cpu_0|F_pc[10]~223                                                                                                                                                                         ; 33      ;
; system_0:u0|cpu_0:the_cpu_0|E_logic_op[0]                                                                                                                                                                        ; 33      ;
; system_0:u0|cpu_0:the_cpu_0|D_iw[5]                                                                                                                                                                              ; 33      ;
; system_0:u0|cpu_0:the_cpu_0|D_src2_hazard_E                                                                                                                                                                      ; 33      ;
; system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_avalon_slave_grant_vector[1]~31                                                                    ; 33      ;
; system_0:u0|timer_1:the_timer_1|snap_strobe~26                                                                                                                                                                   ; 32      ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------------------------+--------------------------------------------------------------------------------------------------------+
; Name                                                                                                                                                                                                                                                         ; Type ; Mode             ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size  ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF                               ; Location                                                                                               ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------------------------+--------------------------------------------------------------------------------------------------------+
; I2C_AV_Config:u1|altsyncram:Ram0_rtl_0|altsyncram_mj01:auto_generated|ALTSYNCRAM                                                                                                                                                                             ; AUTO ; ROM              ; 64           ; 16           ; --           ; --           ; yes                    ; yes                     ; --                     ; --                      ; 1024  ; 64                          ; 16                          ; --                          ; --                          ; 1024                ; 1    ; DE2_NIOS_DEVICE_LED0.rtl.mif      ; M4K_X13_Y5                                                                                             ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_bht_module:cpu_0_bht|altsyncram:the_altsyncram|altsyncram_q8e1:auto_generated|altsyncram_pfn1:altsyncram1|ALTSYNCRAM                                                                                                       ; AUTO ; True Dual Port   ; 256          ; 2            ; 256          ; 2            ; yes                    ; yes                     ; yes                    ; no                      ; 512   ; 256                         ; 2                           ; 256                         ; 2                           ; 512                 ; 1    ; cpu_0_bht_ram.mif                 ; M4K_X13_Y20                                                                                            ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_data_module:cpu_0_dc_data|altsyncram:the_altsyncram|altsyncram_a422:auto_generated|ALTSYNCRAM                                                                                                                           ; AUTO ; True Dual Port   ; 512          ; 32           ; 512          ; 32           ; yes                    ; no                      ; yes                    ; no                      ; 16384 ; 512                         ; 32                          ; 512                         ; 32                          ; 16384               ; 4    ; None                              ; M4K_X26_Y19, M4K_X26_Y17, M4K_X26_Y18, M4K_X26_Y16                                                     ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_dc_tag_module:cpu_0_dc_tag|altsyncram:the_altsyncram|altsyncram_vf22:auto_generated|ALTSYNCRAM                                                                                                                             ; AUTO ; True Dual Port   ; 512          ; 15           ; 512          ; 15           ; yes                    ; no                      ; yes                    ; no                      ; 7680  ; 512                         ; 15                          ; 512                         ; 15                          ; 7680                ; 2    ; cpu_0_dc_tag_ram.mif              ; M4K_X26_Y14, M4K_X26_Y15                                                                               ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_data_module:cpu_0_ic_data|altsyncram:the_altsyncram|altsyncram_cub1:auto_generated|altsyncram_k1l1:altsyncram1|ALTSYNCRAM                                                                                               ; AUTO ; True Dual Port   ; 1024         ; 32           ; 1024         ; 32           ; yes                    ; no                      ; yes                    ; no                      ; 32768 ; 1024                        ; 32                          ; 1024                        ; 32                          ; 32768               ; 8    ; None                              ; M4K_X13_Y11, M4K_X13_Y19, M4K_X13_Y18, M4K_X13_Y15, M4K_X13_Y13, M4K_X13_Y12, M4K_X13_Y17, M4K_X13_Y14 ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_ic_tag_module:cpu_0_ic_tag|altsyncram:the_altsyncram|altsyncram_tke1:auto_generated|ALTSYNCRAM                                                                                                                             ; AUTO ; Simple Dual Port ; 128          ; 20           ; 128          ; 20           ; yes                    ; no                      ; yes                    ; no                      ; 2560  ; 128                         ; 20                          ; 128                         ; 20                          ; 2560                ; 1    ; cpu_0_ic_tag_ram.mif              ; M4K_X13_Y16                                                                                            ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_ocimem:the_cpu_0_nios2_ocimem|cpu_0_ociram_lpm_dram_bdp_component_module:cpu_0_ociram_lpm_dram_bdp_component|altsyncram:the_altsyncram|altsyncram_c572:auto_generated|ALTSYNCRAM ; AUTO ; True Dual Port   ; 256          ; 32           ; 256          ; 32           ; yes                    ; no                      ; yes                    ; no                      ; 8192  ; 256                         ; 32                          ; 256                         ; 32                          ; 8192                ; 2    ; cpu_0_ociram_default_contents.mif ; M4K_X26_Y11, M4K_X26_Y10                                                                               ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_register_bank_a_module:cpu_0_register_bank_a|altsyncram:the_altsyncram|altsyncram_4be1:auto_generated|ALTSYNCRAM                                                                                                           ; AUTO ; Simple Dual Port ; 32           ; 32           ; 32           ; 32           ; yes                    ; no                      ; yes                    ; no                      ; 1024  ; 32                          ; 32                          ; 32                          ; 32                          ; 1024                ; 1    ; cpu_0_rf_ram_a.mif                ; M4K_X26_Y21                                                                                            ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_register_bank_b_module:cpu_0_register_bank_b|altsyncram:the_altsyncram|altsyncram_5be1:auto_generated|ALTSYNCRAM                                                                                                           ; AUTO ; Simple Dual Port ; 32           ; 32           ; 32           ; 32           ; yes                    ; no                      ; yes                    ; no                      ; 1024  ; 32                          ; 32                          ; 32                          ; 32                          ; 1024                ; 1    ; cpu_0_rf_ram_b.mif                ; M4K_X26_Y20                                                                                            ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|dpram_5h21:FIFOram|altsyncram_9tl1:altsyncram2|ALTSYNCRAM                                                 ; AUTO ; Simple Dual Port ; 64           ; 8            ; 64           ; 8            ; yes                    ; no                      ; yes                    ; no                      ; 512   ; 64                          ; 8                           ; 64                          ; 8                           ; 512                 ; 1    ; None                              ; M4K_X26_Y12                                                                                            ;
; system_0:u0|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_1n21:auto_generated|a_dpfifo_8t21:dpfifo|dpram_5h21:FIFOram|altsyncram_9tl1:altsyncram2|ALTSYNCRAM                                                 ; AUTO ; Simple Dual Port ; 64           ; 8            ; 64           ; 8            ; yes                    ; no                      ; yes                    ; no                      ; 512   ; 64                          ; 8                           ; 64                          ; 8                           ; 512                 ; 1    ; None                              ; M4K_X26_Y13                                                                                            ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-----------------------------------+--------------------------------------------------------------------------------------------------------+
Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.


+-----------------------------------------------------------------------------------------------+
; Fitter DSP Block Usage Summary                                                                ;
+---------------------------------------+-------------+---------------------+-------------------+
; Statistic                             ; Number Used ; Available per Block ; Maximum Available ;
+---------------------------------------+-------------+---------------------+-------------------+
; Simple Multipliers (9-bit)            ; 0           ; 2                   ; 70                ;
; Simple Multipliers (18-bit)           ; 2           ; 1                   ; 35                ;
; Embedded Multiplier Blocks            ; 2           ; --                  ; 35                ;
; Embedded Multiplier 9-bit elements    ; 4           ; 2                   ; 70                ;
; Signed Embedded Multipliers           ; 0           ; --                  ; --                ;
; Unsigned Embedded Multipliers         ; 2           ; --                  ; --                ;
; Mixed Sign Embedded Multipliers       ; 0           ; --                  ; --                ;
; Variable Sign Embedded Multipliers    ; 0           ; --                  ; --                ;
; Dedicated Input Shift Register Chains ; 0           ; --                  ; --                ;
+---------------------------------------+-------------+---------------------+-------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; DSP Block Details                                                                                                                                                                                                                                                             ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+
; Name                                                                                                                                                                 ; Mode                       ; Location           ; Sign Representation ; Has Input Shift Register Chain ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+
; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_out3     ; Simple Multiplier (18-bit) ; DSPOUT_X39_Y19_N2  ;                     ; No                             ;
;    system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_2|mult_add_6cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ;                            ; DSPMULT_X39_Y19_N0 ; Variable            ;                                ;
; system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_out3     ; Simple Multiplier (18-bit) ; DSPOUT_X39_Y20_N2  ;                     ; No                             ;
;    system_0:u0|cpu_0:the_cpu_0|cpu_0_mult_cell:the_cpu_0_mult_cell|altmult_add:the_altmult_add_part_1|mult_add_4cr2:auto_generated|ded_mult_2o81:ded_mult1|mac_mult2 ;                            ; DSPMULT_X39_Y20_N0 ; Variable            ;                                ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+


+-----------------------------------------------------+
; Interconnect Usage Summary                          ;
+----------------------------+------------------------+
; Interconnect Resource Type ; Usage                  ;
+----------------------------+------------------------+
; Block interconnects        ; 7,383 / 94,460 ( 8 % ) ;
; C16 interconnects          ; 100 / 3,315 ( 3 % )    ;
; C4 interconnects           ; 4,360 / 60,840 ( 7 % ) ;
; Direct links               ; 914 / 94,460 ( < 1 % ) ;
; Global clocks              ; 10 / 16 ( 63 % )       ;
; Local interconnects        ; 2,091 / 33,216 ( 6 % ) ;
; R24 interconnects          ; 135 / 3,091 ( 4 % )    ;
; R4 interconnects           ; 5,455 / 81,294 ( 7 % ) ;
+----------------------------+------------------------+


+-----------------------------------------------------------------------------+
; LAB Logic Elements                                                          ;
+---------------------------------------------+-------------------------------+
; Number of Logic Elements  (Average = 12.06) ; Number of LABs  (Total = 345) ;
+---------------------------------------------+-------------------------------+
; 1                                           ; 24                            ;
; 2                                           ; 22                            ;
; 3                                           ; 6                             ;
; 4                                           ; 6                             ;
; 5                                           ; 8                             ;
; 6                                           ; 5                             ;
; 7                                           ; 6                             ;
; 8                                           ; 3                             ;
; 9                                           ; 6                             ;
; 10                                          ; 4                             ;
; 11                                          ; 11                            ;
; 12                                          ; 19                            ;
; 13                                          ; 18                            ;
; 14                                          ; 22                            ;
; 15                                          ; 29                            ;
; 16                                          ; 156                           ;
+---------------------------------------------+-------------------------------+


+--------------------------------------------------------------------+
; LAB-wide Signals                                                   ;
+------------------------------------+-------------------------------+
; LAB-wide Signals  (Average = 2.80) ; Number of LABs  (Total = 345) ;
+------------------------------------+-------------------------------+
; 1 Async. clear                     ; 303                           ;
; 1 Clock                            ; 314                           ;
; 1 Clock enable                     ; 167                           ;
; 1 Sync. clear                      ; 14                            ;
; 1 Sync. load                       ; 67                            ;
; 2 Async. clears                    ; 18                            ;
; 2 Clock enables                    ; 60                            ;
; 2 Clocks                           ; 22                            ;
+------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Signals Sourced                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Signals Sourced  (Average = 19.25) ; Number of LABs  (Total = 345) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 0                             ;
; 1                                            ; 6                             ;
; 2                                            ; 20                            ;
; 3                                            ; 9                             ;
; 4                                            ; 15                            ;
; 5                                            ; 2                             ;
; 6                                            ; 4                             ;
; 7                                            ; 4                             ;
; 8                                            ; 4                             ;
; 9                                            ; 3                             ;
; 10                                           ; 7                             ;
; 11                                           ; 1                             ;
; 12                                           ; 2                             ;
; 13                                           ; 2                             ;
; 14                                           ; 5                             ;
; 15                                           ; 7                             ;
; 16                                           ; 12                            ;
; 17                                           ; 12                            ;
; 18                                           ; 15                            ;
; 19                                           ; 7                             ;
; 20                                           ; 16                            ;
; 21                                           ; 13                            ;
; 22                                           ; 33                            ;
; 23                                           ; 12                            ;
; 24                                           ; 20                            ;
; 25                                           ; 15                            ;
; 26                                           ; 22                            ;
; 27                                           ; 19                            ;
; 28                                           ; 13                            ;
; 29                                           ; 12                            ;
; 30                                           ; 7                             ;
; 31                                           ; 7                             ;
; 32                                           ; 19                            ;
+----------------------------------------------+-------------------------------+


+---------------------------------------------------------------------------------+
; LAB Signals Sourced Out                                                         ;
+-------------------------------------------------+-------------------------------+
; Number of Signals Sourced Out  (Average = 9.29) ; Number of LABs  (Total = 345) ;
+-------------------------------------------------+-------------------------------+
; 0                                               ; 0                             ;
; 1                                               ; 31                            ;
; 2                                               ; 22                            ;
; 3                                               ; 10                            ;
; 4                                               ; 12                            ;
; 5                                               ; 14                            ;
; 6                                               ; 20                            ;
; 7                                               ; 21                            ;
; 8                                               ; 30                            ;
; 9                                               ; 33                            ;
; 10                                              ; 17                            ;
; 11                                              ; 23                            ;
; 12                                              ; 19                            ;
; 13                                              ; 13                            ;
; 14                                              ; 12                            ;
; 15                                              ; 14                            ;
; 16                                              ; 25                            ;
; 17                                              ; 8                             ;
; 18                                              ; 4                             ;
; 19                                              ; 6                             ;
; 20                                              ; 3                             ;
; 21                                              ; 3                             ;
; 22                                              ; 0                             ;
; 23                                              ; 0                             ;
; 24                                              ; 0                             ;
; 25                                              ; 0                             ;
; 26                                              ; 3                             ;
; 27                                              ; 1                             ;
; 28                                              ; 0                             ;
; 29                                              ; 0                             ;
; 30                                              ; 0                             ;
; 31                                              ; 1                             ;
+-------------------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Distinct Inputs                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Distinct Inputs  (Average = 18.45) ; Number of LABs  (Total = 345) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 0                             ;
; 1                                            ; 0                             ;
; 2                                            ; 6                             ;
; 3                                            ; 16                            ;
; 4                                            ; 20                            ;
; 5                                            ; 11                            ;
; 6                                            ; 5                             ;
; 7                                            ; 6                             ;
; 8                                            ; 10                            ;
; 9                                            ; 7                             ;
; 10                                           ; 8                             ;
; 11                                           ; 5                             ;
; 12                                           ; 14                            ;
; 13                                           ; 9                             ;
; 14                                           ; 11                            ;
; 15                                           ; 8                             ;
; 16                                           ; 13                            ;
; 17                                           ; 6                             ;
; 18                                           ; 7                             ;
; 19                                           ; 10                            ;
; 20                                           ; 12                            ;
; 21                                           ; 16                            ;
; 22                                           ; 13                            ;
; 23                                           ; 7                             ;
; 24                                           ; 9                             ;
; 25                                           ; 9                             ;
; 26                                           ; 10                            ;
; 27                                           ; 7                             ;
; 28                                           ; 15                            ;
; 29                                           ; 17                            ;
; 30                                           ; 19                            ;
; 31                                           ; 14                            ;
; 32                                           ; 22                            ;
; 33                                           ; 2                             ;
; 34                                           ; 1                             ;
+----------------------------------------------+-------------------------------+


+--------------------------------------------------------------------+
; Fitter Device Options                                              ;
+----------------------------------------------+---------------------+
; Option                                       ; Setting             ;
+----------------------------------------------+---------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                 ;
; Enable device-wide reset (DEV_CLRn)          ; Off                 ;
; Enable device-wide output enable (DEV_OE)    ; Off                 ;
; Enable INIT_DONE output                      ; Off                 ;
; Configuration scheme                         ; Active Serial       ;
; Error detection CRC                          ; Off                 ;
; Reserve ASDO pin after configuration.        ; As input tri-stated ;
; Reserve all unused pins                      ; As input tri-stated ;
; Base pin-out file on sameframe device        ; Off                 ;
+----------------------------------------------+---------------------+


+----------------------------+
; Advanced Data - General    ;
+--------------------+-------+
; Name               ; Value ;
+--------------------+-------+
; Status Code        ; 0     ;
; Desired User Slack ; 0     ;
; Fit Attempts       ; 1     ;
+--------------------+-------+


+---------------------------------------------------------------------------------------------------+
; Advanced Data - Placement Preparation                                                             ;
+------------------------------------------------------------------+--------------------------------+
; Name                                                             ; Value                          ;
+------------------------------------------------------------------+--------------------------------+
; Mid Wire Use - Fit Attempt 1                                     ; 11                             ;
; Mid Slack - Fit Attempt 1                                        ; -2294                          ;
; Internal Atom Count - Fit Attempt 1                              ; 6198                           ;
; LE/ALM Count - Fit Attempt 1                                     ; 4146                           ;
; LAB Count - Fit Attempt 1                                        ; 424                            ;
; Outputs per Lab - Fit Attempt 1                                  ; 7.106                          ;
; Inputs per LAB - Fit Attempt 1                                   ; 13.561                         ;
; Global Inputs per LAB - Fit Attempt 1                            ; 2.042                          ;
; LAB Constraint 'non-global clock + sync load' - Fit Attempt 1    ; 0:345;1:79                     ;
; LAB Constraint 'non-global controls' - Fit Attempt 1             ; 0:126;1:143;2:134;3:20;4:1     ;
; LAB Constraint 'non-global + aclr' - Fit Attempt 1               ; 0:21;1:83;2:180;3:120;4:18;5:2 ;
; LAB Constraint 'global non-clock non-aclr' - Fit Attempt 1       ; 0:422;1:2                      ;
; LAB Constraint 'global controls' - Fit Attempt 1                 ; 0:21;1:40;2:305;3:10;4:48      ;
; LAB Constraint 'deterministic LABSMUXA/LABXMUXB' - Fit Attempt 1 ; 0:138;1:280;2:6                ;
; LAB Constraint 'deterministic LABSMUXC/LABXMUXD' - Fit Attempt 1 ; 0:129;1:207;2:87;3:1           ;
; LAB Constraint 'clock / ce pair constraint' - Fit Attempt 1      ; 0:21;1:157;2:246               ;
; LAB Constraint 'aclr constraint' - Fit Attempt 1                 ; 0:21;1:329;2:74                ;
; LAB Constraint 'true sload_sclear pair' - Fit Attempt 1          ; 0:227;1:197                    ;
; LAB Constraint 'constant sload_sclear pair' - Fit Attempt 1      ; 0:402;1:22                     ;
; LAB Constraint 'has placement constraint' - Fit Attempt 1        ; 0:408;1:16                     ;
; LEs in Chains - Fit Attempt 1                                    ; 369                            ;
; LEs in Long Chains - Fit Attempt 1                               ; 207                            ;
; LABs with Chains - Fit Attempt 1                                 ; 36                             ;
; LABs with Multiple Chains - Fit Attempt 1                        ; 1                              ;
; Time - Fit Attempt 1                                             ; 18                             ;
; Time in tsm_dat.dll - Fit Attempt 1                              ; 0.010                          ;
; Time in tsm_tan.dll - Fit Attempt 1                              ; 1.632                          ;
+------------------------------------------------------------------+--------------------------------+


+---------------------------------------------+
; Advanced Data - Placement                   ;
+-------------------------------------+-------+
; Name                                ; Value ;
+-------------------------------------+-------+
; Early Wire Use - Fit Attempt 1      ; 3     ;
; Early Slack - Fit Attempt 1         ; -1223 ;
; Auto Fit Point 2 - Fit Attempt 1    ; ff    ;
; Auto Fit Point 3 - Fit Attempt 1    ; ff    ;
; Mid Wire Use - Fit Attempt 1        ; 5     ;
; Mid Slack - Fit Attempt 1           ; 13    ;
; Auto Fit Point 4 - Fit Attempt 1    ; ff    ;
; Late Wire Use - Fit Attempt 1       ; 6     ;
; Late Slack - Fit Attempt 1          ; 13    ;
; Auto Fit Point 5 - Fit Attempt 1    ; ff    ;
; Time - Fit Attempt 1                ; 54    ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 8.938 ;
+-------------------------------------+-------+


+---------------------------------------------+
; Advanced Data - Routing                     ;
+-------------------------------------+-------+
; Name                                ; Value ;
+-------------------------------------+-------+
; Early Slack - Fit Attempt 1         ; 2361  ;
; Early Wire Use - Fit Attempt 1      ; 6     ;
; Peak Regional Wire - Fit Attempt 1  ; 35    ;
; Mid Slack - Fit Attempt 1           ; 83    ;
; Late Slack - Fit Attempt 1          ; 83    ;
; Late Slack - Fit Attempt 1          ; 83    ;
; Late Wire Use - Fit Attempt 1       ; 7     ;
; Time - Fit Attempt 1                ; 14    ;
; Time in tsm_tan.dll - Fit Attempt 1 ; 7.550 ;
+-------------------------------------+-------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 6.0 Build 178 04/27/2006 SJ Web Edition
    Info: Processing started: Sun Apr 08 00:52:34 2007
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off DE2_NIOS_DEVICE_LED -c DE2_NIOS_DEVICE_LED
Info: Selected device EP2C35F672C6 for design "DE2_NIOS_DEVICE_LED"
Info: Implemented PLL "SDRAM_PLL:PLL1|altpll:altpll_component|pll" as Cyclone II PLL type
    Info: Implementing clock multiplication of 1, clock division of 1, and phase shift of -54 degrees (-3000 ps) for SDRAM_PLL:PLL1|altpll:altpll_component|_clk0 port
    Info: Implementing clock multiplication of 2, clock division of 1, and phase shift of 0 degrees (0 ps) for SDRAM_PLL:PLL1|altpll:altpll_component|_clk1 port
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Info: Detected fmax, tsu, tco, and/or tpd requirements -- optimizing circuit to achieve only the specified requirements
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
    Info: Device EP2C50F672C6 is compatible
    Info: Device EP2C70F672C6 is compatible
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Info: Automatically promoted node CLOCK_50 (placed in PIN N2 (CLK0, LVDSCLK0p, Input))
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2
Info: Automatically promoted node SDRAM_PLL:PLL1|altpll:altpll_component|_clk0 (placed in counter C2 of PLL_1)
    Info: Automatically promoted destinations to use location or clock signal External Clock Output CLKCTRL_X0_Y1_N1
Info: Automatically promoted node SDRAM_PLL:PLL1|altpll:altpll_component|_clk1 (placed in counter C0 of PLL_1)
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G3
Info: Automatically promoted node altera_internal_jtag~TCKUTAP 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node I2C_AV_Config:u1|mI2C_CTRL_CLK 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node I2C_AV_Config:u1|I2C_Controller:u0|I2C_SCLK~255
        Info: Destination node I2C_AV_Config:u1|mI2C_CTRL_CLK~79
Info: Automatically promoted node altera_internal_jtag~UPDATEUSER 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|st_updateir~112
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|st_updatedr~99
Info: Automatically promoted node system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|data_out 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|jtag_break~47
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|resetlatch~183
Info: Automatically promoted node system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|data_out 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|active_addr[20]~426
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|active_cs_n~187
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|active_cs_n~188
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|i_refs[0]
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|i_refs[2]
        Info: Destination node system_0:u0|sdram_0:the_sdram_0|i_refs[1]
Info: Automatically promoted node sld_hub:sld_hub_inst|CLR_SIGNAL 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_jtag_debug_module_wrapper:the_cpu_0_jtag_debug_module_wrapper|cpu_0_jtag_debug_module:the_cpu_0_jtag_debug_module1|ir[1]~0
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|resetlatch~182
        Info: Destination node system_0:u0|cpu_0:the_cpu_0|cpu_0_nios2_oci:the_cpu_0_nios2_oci|cpu_0_nios2_oci_debug:the_cpu_0_nios2_oci_debug|resetlatch~183
Info: Automatically promoted node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0] 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~436
        Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~5
Info: Automatically promoted node system_0:u0|reset_n_sources~1 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Starting register packing
Info: Ignoring invalid fast I/O register assignments
Info: Finished register packing: elapsed time is 00:00:07
    Extra Info: Packed 18 registers into blocks of type EC
    Extra Info: Packed 117 registers into blocks of type I/O
    Extra Info: Packed 64 registers into blocks of type Embedded multiplier block
    Extra Info: Created 73 register duplicates
Warning: PLL "SDRAM_PLL:PLL1|altpll:altpll_component|pll" is in normal or source synchronous mode with output clock "compensate_clock" set to clk[0] that is not fully compensated because it feeds an output pin -- only PLLs in zero delay buffer mode can fully compensate output pins
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:18
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:54
Info: Estimated most critical path is register to register delay of 8.524 ns
    Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X21_Y11; Fanout = 5; REG Node = 'system_0:u0|cpu_0:the_cpu_0|d_address[23]'
    Info: 2: + IC(0.933 ns) + CELL(0.150 ns) = 1.083 ns; Loc. = LAB_X24_Y11; Fanout = 2; COMB Node = 'system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|cpu_0_data_master_requests_sram_0_avalon_slave_0~291'
    Info: 3: + IC(0.127 ns) + CELL(0.438 ns) = 1.648 ns; Loc. = LAB_X24_Y11; Fanout = 5; COMB Node = 'system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|cpu_0_data_master_requests_sram_0_avalon_slave_0~292'
    Info: 4: + IC(0.904 ns) + CELL(0.419 ns) = 2.971 ns; Loc. = LAB_X20_Y13; Fanout = 2; COMB Node = 'system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|cpu_0_data_master_arbiterlock~19'
    Info: 5: + IC(0.415 ns) + CELL(0.150 ns) = 3.536 ns; Loc. = LAB_X20_Y13; Fanout = 10; COMB Node = 'system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|cpu_0_instruction_master_qualified_request_sram_0_avalon_slave_0'
    Info: 6: + IC(0.290 ns) + CELL(0.275 ns) = 4.101 ns; Loc. = LAB_X20_Y13; Fanout = 28; COMB Node = 'system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|sram_0_avalon_slave_0_grant_vector[1]~44'
    Info: 7: + IC(0.892 ns) + CELL(0.437 ns) = 5.430 ns; Loc. = LAB_X24_Y9; Fanout = 1; COMB Node = 'system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|dbs_count_enable~591'
    Info: 8: + IC(0.127 ns) + CELL(0.438 ns) = 5.995 ns; Loc. = LAB_X24_Y9; Fanout = 1; COMB Node = 'system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|dbs_count_enable~595'
    Info: 9: + IC(0.145 ns) + CELL(0.420 ns) = 6.560 ns; Loc. = LAB_X24_Y9; Fanout = 6; COMB Node = 'system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|dbs_count_enable~596'
    Info: 10: + IC(0.145 ns) + CELL(0.420 ns) = 7.125 ns; Loc. = LAB_X24_Y9; Fanout = 8; COMB Node = 'system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always7~18'
    Info: 11: + IC(0.739 ns) + CELL(0.660 ns) = 8.524 ns; Loc. = LAB_X23_Y13; Fanout = 1; REG Node = 'system_0:u0|cpu_0_data_master_arbitrator:the_cpu_0_data_master|dbs_8_reg_segment_2[6]'
    Info: Total cell delay = 3.807 ns ( 44.66 % )
    Info: Total interconnect delay = 4.717 ns ( 55.34 % )
Info: Fitter routing operations beginning
Info: Average interconnect usage is 5% of the available device resources. Peak interconnect usage is 34%
    Info: The peak interconnect region extends from location x22_y12 to location x32_y23
Info: Fitter routing operations ending: elapsed time is 00:00:14
Info: The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time.
    Info: Optimizations that may affect the design's routability were skipped
    Info: Optimizations that may affect the design's timing were skipped
Info: Started post-fitting delay annotation
Warning: Found 377 output pins without output pin load capacitance assignment
    Info: Pin "HEX0[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX0[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX1[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX2[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX3[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX4[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX4[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX4[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX4[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX4[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX4[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX4[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX5[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX5[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX5[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX5[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX5[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX5[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX5[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX6[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX6[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX6[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX6[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX6[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX6[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX6[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX7[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX7[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX7[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX7[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX7[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX7[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "HEX7[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDG[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LEDR[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "UART_TXD" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "IRDA_TXD" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_ADDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_LDQM" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_UDQM" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_WE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_CAS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_RAS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_CS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_BA_0" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_BA_1" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_CKE" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[18]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[19]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[20]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_ADDR[21]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_WE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_RST_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_OE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_CE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_ADDR[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_UB_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_LB_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_WE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_CE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_OE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_CS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_RD_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_WR_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_RST_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_FSPEED" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_LSPEED" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DACK0_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DACK1_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_ON" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_BLON" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_RW" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_EN" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_RS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SD_CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "TDO" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "I2C_SCLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_HS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_VS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_BLANK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_SYNC" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_R[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_R[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_R[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_R[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_R[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_R[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_R[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_R[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_R[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_R[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_G[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_G[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_G[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_G[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_G[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_G[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_G[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_G[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_G[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_G[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_B[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_B[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_B[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_B[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_B[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_B[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_B[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_B[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_B[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "VGA_B[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_CMD" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_CS_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_WR_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_RD_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_RST_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "AUD_DACDAT" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "AUD_XCK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "TD_RESET" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "OTG_DATA[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_DATA[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_DATA[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_DATA[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_DATA[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_DATA[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_DATA[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_DATA[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "LCD_DATA[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SD_CMD" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "ENET_DATA[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "AUD_BCLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "DRAM_DQ[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_DQ[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_DQ[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_DQ[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_DQ[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_DQ[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_DQ[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_DQ[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "FL_DQ[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SRAM_DQ[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SD_DAT" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "SD_DAT3" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "I2C_SDAT" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "AUD_ADCLRCK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "AUD_DACLRCK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[18]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[19]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[20]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[21]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[22]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[23]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[24]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[25]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[26]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[27]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[28]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[29]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[30]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[31]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[32]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[33]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[34]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_0[35]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[18]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[19]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[20]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[21]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[22]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[23]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[24]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[25]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[26]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[27]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[28]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[29]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[30]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[31]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[32]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[33]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[34]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info: Pin "GPIO_1[35]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Delay annotation completed successfully
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Info: Node system_0:u0|system_0_reset_clk_50_domain_synch_module:system_0_reset_clk_50_domain_synch|data_out~clkctrl uses non-global routing resources to route signals to global destination nodes
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_readdata_p1[0] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_readdata_p1[7] -- routed using non-global resources
Info: Node sld_hub:sld_hub_inst|CLR_SIGNAL~clkctrl uses non-global routing resources to route signals to global destination nodes
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[10] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[8] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[7] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[9] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[4] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[3] -- routed using non-global resources
Info: Node system_0:u0|system_0_reset_clk_domain_synch_module:system_0_reset_clk_domain_synch|data_out~clkctrl uses non-global routing resources to route signals to global destination nodes
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_writedata_d1[12] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_writedata_d1[6] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_writedata_d1[5] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_writedata_d1[4] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_writedata_d1[7] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_writedata_d1[10] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_byteenable_d1[0] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_writedata_d1[15] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|clock_1_master_write_done_sync_module:clock_1_master_write_done_sync|data_in_d1 -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_address_d1[13] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_address_d1[11] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_address_d1[6] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_address_d1[13] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_address_d1[12] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_address_d1[17] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_address_d1[9] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_address_d1[17] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_address_d1[18] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_address_d1[18] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_address_d1[15] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|cpu_0_jtag_debug_module_arbitrator:the_cpu_0_jtag_debug_module|cpu_0_jtag_debug_module_arb_addend[0] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_address_d1[19] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|cpu_0_jtag_debug_module_arbitrator:the_cpu_0_jtag_debug_module|d1_reasons_to_wait -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|cpu_0_jtag_debug_module_arbitrator:the_cpu_0_jtag_debug_module|cpu_0_jtag_debug_module_arb_addend[1] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_0:the_clock_0|slave_address_d1[1] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_writedata_d1[13] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_address_d1[1] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|clock_1:the_clock_1|slave_writedata_d1[5] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|fifo_AF -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|r_ena1 -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|rvalid0 -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|jupdate2 -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|t_dav -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|read_write1 -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|rvalid -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|t_pause~reg0 -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|t_ena~reg0 -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|r_val -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|read_write2 -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node system_0:u0|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|jupdate1 -- routed using non-global resources
Warning: Following 118 pins have no output enable or a GND or VCC output enable - later changes to this connectivity may change fitting results
    Info: Pin OTG_DATA[0] has a permanently disabled output enable
    Info: Pin OTG_DATA[1] has a permanently disabled output enable
    Info: Pin OTG_DATA[2] has a permanently disabled output enable
    Info: Pin OTG_DATA[3] has a permanently disabled output enable
    Info: Pin OTG_DATA[4] has a permanently disabled output enable
    Info: Pin OTG_DATA[5] has a permanently disabled output enable
    Info: Pin OTG_DATA[6] has a permanently disabled output enable
    Info: Pin OTG_DATA[7] has a permanently disabled output enable
    Info: Pin OTG_DATA[8] has a permanently disabled output enable
    Info: Pin OTG_DATA[9] has a permanently disabled output enable
    Info: Pin OTG_DATA[10] has a permanently disabled output enable
    Info: Pin OTG_DATA[11] has a permanently disabled output enable
    Info: Pin OTG_DATA[12] has a permanently disabled output enable
    Info: Pin OTG_DATA[13] has a permanently disabled output enable
    Info: Pin OTG_DATA[14] has a permanently disabled output enable
    Info: Pin OTG_DATA[15] has a permanently disabled output enable
    Info: Pin LCD_DATA[0] has a permanently disabled output enable
    Info: Pin LCD_DATA[1] has a permanently disabled output enable
    Info: Pin LCD_DATA[2] has a permanently disabled output enable
    Info: Pin LCD_DATA[3] has a permanently disabled output enable
    Info: Pin LCD_DATA[4] has a permanently disabled output enable
    Info: Pin LCD_DATA[5] has a permanently disabled output enable
    Info: Pin LCD_DATA[6] has a permanently disabled output enable
    Info: Pin LCD_DATA[7] has a permanently disabled output enable
    Info: Pin SD_CMD has a permanently disabled output enable
    Info: Pin ENET_DATA[0] has a permanently disabled output enable
    Info: Pin ENET_DATA[1] has a permanently disabled output enable
    Info: Pin ENET_DATA[2] has a permanently disabled output enable
    Info: Pin ENET_DATA[3] has a permanently disabled output enable
    Info: Pin ENET_DATA[4] has a permanently disabled output enable
    Info: Pin ENET_DATA[5] has a permanently disabled output enable
    Info: Pin ENET_DATA[6] has a permanently disabled output enable
    Info: Pin ENET_DATA[7] has a permanently disabled output enable
    Info: Pin ENET_DATA[8] has a permanently disabled output enable
    Info: Pin ENET_DATA[9] has a permanently disabled output enable
    Info: Pin ENET_DATA[10] has a permanently disabled output enable
    Info: Pin ENET_DATA[11] has a permanently disabled output enable
    Info: Pin ENET_DATA[12] has a permanently disabled output enable
    Info: Pin ENET_DATA[13] has a permanently disabled output enable
    Info: Pin ENET_DATA[14] has a permanently disabled output enable
    Info: Pin ENET_DATA[15] has a permanently disabled output enable
    Info: Pin AUD_BCLK has a permanently disabled output enable
    Info: Pin SD_DAT has a permanently disabled output enable
    Info: Pin SD_DAT3 has a permanently enabled output enable
    Info: Pin AUD_ADCLRCK has a permanently enabled output enable
    Info: Pin AUD_DACLRCK has a permanently disabled output enable
    Info: Pin GPIO_0[0] has a permanently disabled output enable
    Info: Pin GPIO_0[1] has a permanently disabled output enable
    Info: Pin GPIO_0[2] has a permanently disabled output enable
    Info: Pin GPIO_0[3] has a permanently disabled output enable
    Info: Pin GPIO_0[4] has a permanently disabled output enable
    Info: Pin GPIO_0[5] has a permanently disabled output enable
    Info: Pin GPIO_0[6] has a permanently disabled output enable
    Info: Pin GPIO_0[7] has a permanently disabled output enable
    Info: Pin GPIO_0[8] has a permanently disabled output enable
    Info: Pin GPIO_0[9] has a permanently disabled output enable
    Info: Pin GPIO_0[10] has a permanently disabled output enable
    Info: Pin GPIO_0[11] has a permanently disabled output enable
    Info: Pin GPIO_0[12] has a permanently disabled output enable
    Info: Pin GPIO_0[13] has a permanently disabled output enable
    Info: Pin GPIO_0[14] has a permanently disabled output enable
    Info: Pin GPIO_0[15] has a permanently disabled output enable
    Info: Pin GPIO_0[16] has a permanently disabled output enable
    Info: Pin GPIO_0[17] has a permanently disabled output enable
    Info: Pin GPIO_0[18] has a permanently disabled output enable
    Info: Pin GPIO_0[19] has a permanently disabled output enable
    Info: Pin GPIO_0[20] has a permanently disabled output enable
    Info: Pin GPIO_0[21] has a permanently disabled output enable
    Info: Pin GPIO_0[22] has a permanently disabled output enable
    Info: Pin GPIO_0[23] has a permanently disabled output enable
    Info: Pin GPIO_0[24] has a permanently disabled output enable
    Info: Pin GPIO_0[25] has a permanently disabled output enable
    Info: Pin GPIO_0[26] has a permanently disabled output enable
    Info: Pin GPIO_0[27] has a permanently disabled output enable
    Info: Pin GPIO_0[28] has a permanently disabled output enable
    Info: Pin GPIO_0[29] has a permanently disabled output enable
    Info: Pin GPIO_0[30] has a permanently disabled output enable
    Info: Pin GPIO_0[31] has a permanently disabled output enable
    Info: Pin GPIO_0[32] has a permanently disabled output enable
    Info: Pin GPIO_0[33] has a permanently disabled output enable
    Info: Pin GPIO_0[34] has a permanently disabled output enable
    Info: Pin GPIO_0[35] has a permanently disabled output enable
    Info: Pin GPIO_1[0] has a permanently disabled output enable
    Info: Pin GPIO_1[1] has a permanently disabled output enable
    Info: Pin GPIO_1[2] has a permanently disabled output enable
    Info: Pin GPIO_1[3] has a permanently disabled output enable
    Info: Pin GPIO_1[4] has a permanently disabled output enable
    Info: Pin GPIO_1[5] has a permanently disabled output enable
    Info: Pin GPIO_1[6] has a permanently disabled output enable
    Info: Pin GPIO_1[7] has a permanently disabled output enable
    Info: Pin GPIO_1[8] has a permanently disabled output enable
    Info: Pin GPIO_1[9] has a permanently disabled output enable
    Info: Pin GPIO_1[10] has a permanently disabled output enable
    Info: Pin GPIO_1[11] has a permanently disabled output enable
    Info: Pin GPIO_1[12] has a permanently disabled output enable
    Info: Pin GPIO_1[13] has a permanently disabled output enable
    Info: Pin GPIO_1[14] has a permanently disabled output enable
    Info: Pin GPIO_1[15] has a permanently disabled output enable
    Info: Pin GPIO_1[16] has a permanently disabled output enable
    Info: Pin GPIO_1[17] has a permanently disabled output enable
    Info: Pin GPIO_1[18] has a permanently disabled output enable
    Info: Pin GPIO_1[19] has a permanently disabled output enable
    Info: Pin GPIO_1[20] has a permanently disabled output enable
    Info: Pin GPIO_1[21] has a permanently disabled output enable
    Info: Pin GPIO_1[22] has a permanently disabled output enable
    Info: Pin GPIO_1[23] has a permanently disabled output enable
    Info: Pin GPIO_1[24] has a permanently disabled output enable
    Info: Pin GPIO_1[25] has a permanently disabled output enable
    Info: Pin GPIO_1[26] has a permanently disabled output enable
    Info: Pin GPIO_1[27] has a permanently disabled output enable
    Info: Pin GPIO_1[28] has a permanently disabled output enable
    Info: Pin GPIO_1[29] has a permanently disabled output enable
    Info: Pin GPIO_1[30] has a permanently disabled output enable
    Info: Pin GPIO_1[31] has a permanently disabled output enable
    Info: Pin GPIO_1[32] has a permanently disabled output enable
    Info: Pin GPIO_1[33] has a permanently disabled output enable
    Info: Pin GPIO_1[34] has a permanently disabled output enable
    Info: Pin GPIO_1[35] has a permanently disabled output enable
Warning: Following 265 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
    Info: Pin HEX0[0] has GND driving its datain port
    Info: Pin HEX0[1] has GND driving its datain port
    Info: Pin HEX0[2] has GND driving its datain port
    Info: Pin HEX0[3] has GND driving its datain port
    Info: Pin HEX0[4] has GND driving its datain port
    Info: Pin HEX0[5] has GND driving its datain port
    Info: Pin HEX0[6] has GND driving its datain port
    Info: Pin HEX1[0] has GND driving its datain port
    Info: Pin HEX1[1] has GND driving its datain port
    Info: Pin HEX1[2] has GND driving its datain port
    Info: Pin HEX1[3] has GND driving its datain port
    Info: Pin HEX1[4] has GND driving its datain port
    Info: Pin HEX1[5] has GND driving its datain port
    Info: Pin HEX1[6] has GND driving its datain port
    Info: Pin HEX2[0] has GND driving its datain port
    Info: Pin HEX2[1] has GND driving its datain port
    Info: Pin HEX2[2] has GND driving its datain port
    Info: Pin HEX2[3] has GND driving its datain port
    Info: Pin HEX2[4] has GND driving its datain port
    Info: Pin HEX2[5] has GND driving its datain port
    Info: Pin HEX2[6] has GND driving its datain port
    Info: Pin HEX3[0] has GND driving its datain port
    Info: Pin HEX3[1] has GND driving its datain port
    Info: Pin HEX3[2] has GND driving its datain port
    Info: Pin HEX3[3] has GND driving its datain port
    Info: Pin HEX3[4] has GND driving its datain port
    Info: Pin HEX3[5] has GND driving its datain port
    Info: Pin HEX3[6] has GND driving its datain port
    Info: Pin HEX4[0] has GND driving its datain port
    Info: Pin HEX4[1] has GND driving its datain port
    Info: Pin HEX4[2] has GND driving its datain port
    Info: Pin HEX4[3] has GND driving its datain port
    Info: Pin HEX4[4] has GND driving its datain port
    Info: Pin HEX4[5] has GND driving its datain port
    Info: Pin HEX4[6] has GND driving its datain port
    Info: Pin HEX5[0] has GND driving its datain port
    Info: Pin HEX5[1] has GND driving its datain port
    Info: Pin HEX5[2] has GND driving its datain port
    Info: Pin HEX5[3] has GND driving its datain port
    Info: Pin HEX5[4] has GND driving its datain port
    Info: Pin HEX5[5] has GND driving its datain port
    Info: Pin HEX5[6] has GND driving its datain port
    Info: Pin HEX6[0] has GND driving its datain port
    Info: Pin HEX6[1] has GND driving its datain port
    Info: Pin HEX6[2] has GND driving its datain port
    Info: Pin HEX6[3] has GND driving its datain port
    Info: Pin HEX6[4] has GND driving its datain port
    Info: Pin HEX6[5] has GND driving its datain port
    Info: Pin HEX6[6] has GND driving its datain port
    Info: Pin HEX7[0] has GND driving its datain port
    Info: Pin HEX7[1] has GND driving its datain port
    Info: Pin HEX7[2] has GND driving its datain port
    Info: Pin HEX7[3] has GND driving its datain port
    Info: Pin HEX7[4] has GND driving its datain port
    Info: Pin HEX7[5] has GND driving its datain port
    Info: Pin HEX7[6] has GND driving its datain port
    Info: Pin LEDG[0] has GND driving its datain port
    Info: Pin LEDG[1] has GND driving its datain port
    Info: Pin LEDG[2] has GND driving its datain port
    Info: Pin LEDG[3] has GND driving its datain port
    Info: Pin LEDG[4] has GND driving its datain port
    Info: Pin LEDG[5] has GND driving its datain port
    Info: Pin LEDG[6] has GND driving its datain port
    Info: Pin LEDG[7] has GND driving its datain port
    Info: Pin LEDG[8] has GND driving its datain port
    Info: Pin LEDR[0] has GND driving its datain port
    Info: Pin LEDR[1] has GND driving its datain port
    Info: Pin LEDR[2] has GND driving its datain port
    Info: Pin LEDR[3] has GND driving its datain port
    Info: Pin LEDR[4] has GND driving its datain port
    Info: Pin LEDR[5] has GND driving its datain port
    Info: Pin LEDR[6] has GND driving its datain port
    Info: Pin LEDR[7] has GND driving its datain port
    Info: Pin LEDR[8] has GND driving its datain port
    Info: Pin LEDR[9] has GND driving its datain port
    Info: Pin LEDR[10] has GND driving its datain port
    Info: Pin LEDR[11] has GND driving its datain port
    Info: Pin LEDR[12] has GND driving its datain port
    Info: Pin LEDR[13] has GND driving its datain port
    Info: Pin LEDR[14] has GND driving its datain port
    Info: Pin LEDR[15] has GND driving its datain port
    Info: Pin LEDR[16] has GND driving its datain port
    Info: Pin LEDR[17] has GND driving its datain port
    Info: Pin UART_TXD has GND driving its datain port
    Info: Pin IRDA_TXD has GND driving its datain port
    Info: Pin DRAM_CKE has VCC driving its datain port
    Info: Pin FL_RST_N has VCC driving its datain port
    Info: Pin OTG_ADDR[0] has GND driving its datain port
    Info: Pin OTG_ADDR[1] has GND driving its datain port
    Info: Pin OTG_CS_N has GND driving its datain port
    Info: Pin OTG_RD_N has GND driving its datain port
    Info: Pin OTG_WR_N has GND driving its datain port
    Info: Pin OTG_RST_N has GND driving its datain port
    Info: Pin OTG_FSPEED has VCC driving its datain port
    Info: Pin OTG_LSPEED has VCC driving its datain port
    Info: Pin OTG_DACK0_N has GND driving its datain port
    Info: Pin OTG_DACK1_N has GND driving its datain port
    Info: Pin LCD_ON has VCC driving its datain port
    Info: Pin LCD_BLON has VCC driving its datain port
    Info: Pin LCD_RW has GND driving its datain port
    Info: Pin LCD_EN has GND driving its datain port
    Info: Pin LCD_RS has GND driving its datain port
    Info: Pin SD_CLK has GND driving its datain port
    Info: Pin TDO has GND driving its datain port
    Info: Pin VGA_CLK has GND driving its datain port
    Info: Pin VGA_HS has GND driving its datain port
    Info: Pin VGA_VS has GND driving its datain port
    Info: Pin VGA_BLANK has GND driving its datain port
    Info: Pin VGA_SYNC has GND driving its datain port
    Info: Pin VGA_R[0] has GND driving its datain port
    Info: Pin VGA_R[1] has GND driving its datain port
    Info: Pin VGA_R[2] has GND driving its datain port
    Info: Pin VGA_R[3] has GND driving its datain port
    Info: Pin VGA_R[4] has GND driving its datain port
    Info: Pin VGA_R[5] has GND driving its datain port
    Info: Pin VGA_R[6] has GND driving its datain port
    Info: Pin VGA_R[7] has GND driving its datain port
    Info: Pin VGA_R[8] has GND driving its datain port
    Info: Pin VGA_R[9] has GND driving its datain port
    Info: Pin VGA_G[0] has GND driving its datain port
    Info: Pin VGA_G[1] has GND driving its datain port
    Info: Pin VGA_G[2] has GND driving its datain port
    Info: Pin VGA_G[3] has GND driving its datain port
    Info: Pin VGA_G[4] has GND driving its datain port
    Info: Pin VGA_G[5] has GND driving its datain port
    Info: Pin VGA_G[6] has GND driving its datain port
    Info: Pin VGA_G[7] has GND driving its datain port
    Info: Pin VGA_G[8] has GND driving its datain port
    Info: Pin VGA_G[9] has GND driving its datain port
    Info: Pin VGA_B[0] has GND driving its datain port
    Info: Pin VGA_B[1] has GND driving its datain port
    Info: Pin VGA_B[2] has GND driving its datain port
    Info: Pin VGA_B[3] has GND driving its datain port
    Info: Pin VGA_B[4] has GND driving its datain port
    Info: Pin VGA_B[5] has GND driving its datain port
    Info: Pin VGA_B[6] has GND driving its datain port
    Info: Pin VGA_B[7] has GND driving its datain port
    Info: Pin VGA_B[8] has GND driving its datain port
    Info: Pin VGA_B[9] has GND driving its datain port
    Info: Pin ENET_CMD has GND driving its datain port
    Info: Pin ENET_CS_N has GND driving its datain port
    Info: Pin ENET_WR_N has GND driving its datain port
    Info: Pin ENET_RD_N has GND driving its datain port
    Info: Pin ENET_RST_N has GND driving its datain port
    Info: Pin ENET_CLK has GND driving its datain port
    Info: Pin AUD_DACDAT has GND driving its datain port
    Info: Pin AUD_XCK has GND driving its datain port
    Info: Pin TD_RESET has VCC driving its datain port
    Info: Pin OTG_DATA[0] has VCC driving its datain port
    Info: Pin OTG_DATA[1] has VCC driving its datain port
    Info: Pin OTG_DATA[2] has VCC driving its datain port
    Info: Pin OTG_DATA[3] has VCC driving its datain port
    Info: Pin OTG_DATA[4] has VCC driving its datain port
    Info: Pin OTG_DATA[5] has VCC driving its datain port
    Info: Pin OTG_DATA[6] has VCC driving its datain port
    Info: Pin OTG_DATA[7] has VCC driving its datain port
    Info: Pin OTG_DATA[8] has VCC driving its datain port
    Info: Pin OTG_DATA[9] has VCC driving its datain port
    Info: Pin OTG_DATA[10] has VCC driving its datain port
    Info: Pin OTG_DATA[11] has VCC driving its datain port
    Info: Pin OTG_DATA[12] has VCC driving its datain port
    Info: Pin OTG_DATA[13] has VCC driving its datain port
    Info: Pin OTG_DATA[14] has VCC driving its datain port
    Info: Pin OTG_DATA[15] has VCC driving its datain port
    Info: Pin LCD_DATA[0] has VCC driving its datain port
    Info: Pin LCD_DATA[1] has VCC driving its datain port
    Info: Pin LCD_DATA[2] has VCC driving its datain port
    Info: Pin LCD_DATA[3] has VCC driving its datain port
    Info: Pin LCD_DATA[4] has VCC driving its datain port
    Info: Pin LCD_DATA[5] has VCC driving its datain port
    Info: Pin LCD_DATA[6] has VCC driving its datain port
    Info: Pin LCD_DATA[7] has VCC driving its datain port
    Info: Pin SD_CMD has VCC driving its datain port
    Info: Pin ENET_DATA[0] has VCC driving its datain port
    Info: Pin ENET_DATA[1] has VCC driving its datain port
    Info: Pin ENET_DATA[2] has VCC driving its datain port
    Info: Pin ENET_DATA[3] has VCC driving its datain port
    Info: Pin ENET_DATA[4] has VCC driving its datain port
    Info: Pin ENET_DATA[5] has VCC driving its datain port
    Info: Pin ENET_DATA[6] has VCC driving its datain port
    Info: Pin ENET_DATA[7] has VCC driving its datain port
    Info: Pin ENET_DATA[8] has VCC driving its datain port
    Info: Pin ENET_DATA[9] has VCC driving its datain port
    Info: Pin ENET_DATA[10] has VCC driving its datain port
    Info: Pin ENET_DATA[11] has VCC driving its datain port
    Info: Pin ENET_DATA[12] has VCC driving its datain port
    Info: Pin ENET_DATA[13] has VCC driving its datain port
    Info: Pin ENET_DATA[14] has VCC driving its datain port
    Info: Pin ENET_DATA[15] has VCC driving its datain port
    Info: Pin AUD_BCLK has VCC driving its datain port
    Info: Pin SD_DAT has VCC driving its datain port
    Info: Pin SD_DAT3 has VCC driving its datain port
    Info: Pin AUD_DACLRCK has VCC driving its datain port
    Info: Pin GPIO_0[0] has VCC driving its datain port
    Info: Pin GPIO_0[1] has VCC driving its datain port
    Info: Pin GPIO_0[2] has VCC driving its datain port
    Info: Pin GPIO_0[3] has VCC driving its datain port
    Info: Pin GPIO_0[4] has VCC driving its datain port
    Info: Pin GPIO_0[5] has VCC driving its datain port
    Info: Pin GPIO_0[6] has VCC driving its datain port
    Info: Pin GPIO_0[7] has VCC driving its datain port
    Info: Pin GPIO_0[8] has VCC driving its datain port
    Info: Pin GPIO_0[9] has VCC driving its datain port
    Info: Pin GPIO_0[10] has VCC driving its datain port
    Info: Pin GPIO_0[11] has VCC driving its datain port
    Info: Pin GPIO_0[12] has VCC driving its datain port
    Info: Pin GPIO_0[13] has VCC driving its datain port
    Info: Pin GPIO_0[14] has VCC driving its datain port
    Info: Pin GPIO_0[15] has VCC driving its datain port
    Info: Pin GPIO_0[16] has VCC driving its datain port
    Info: Pin GPIO_0[17] has VCC driving its datain port
    Info: Pin GPIO_0[18] has VCC driving its datain port
    Info: Pin GPIO_0[19] has VCC driving its datain port
    Info: Pin GPIO_0[20] has VCC driving its datain port
    Info: Pin GPIO_0[21] has VCC driving its datain port
    Info: Pin GPIO_0[22] has VCC driving its datain port
    Info: Pin GPIO_0[23] has VCC driving its datain port
    Info: Pin GPIO_0[24] has VCC driving its datain port
    Info: Pin GPIO_0[25] has VCC driving its datain port
    Info: Pin GPIO_0[26] has VCC driving its datain port
    Info: Pin GPIO_0[27] has VCC driving its datain port
    Info: Pin GPIO_0[28] has VCC driving its datain port
    Info: Pin GPIO_0[29] has VCC driving its datain port
    Info: Pin GPIO_0[30] has VCC driving its datain port
    Info: Pin GPIO_0[31] has VCC driving its datain port
    Info: Pin GPIO_0[32] has VCC driving its datain port
    Info: Pin GPIO_0[33] has VCC driving its datain port
    Info: Pin GPIO_0[34] has VCC driving its datain port
    Info: Pin GPIO_0[35] has VCC driving its datain port
    Info: Pin GPIO_1[0] has VCC driving its datain port
    Info: Pin GPIO_1[1] has VCC driving its datain port
    Info: Pin GPIO_1[2] has VCC driving its datain port
    Info: Pin GPIO_1[3] has VCC driving its datain port
    Info: Pin GPIO_1[4] has VCC driving its datain port
    Info: Pin GPIO_1[5] has VCC driving its datain port
    Info: Pin GPIO_1[6] has VCC driving its datain port
    Info: Pin GPIO_1[7] has VCC driving its datain port
    Info: Pin GPIO_1[8] has VCC driving its datain port
    Info: Pin GPIO_1[9] has VCC driving its datain port
    Info: Pin GPIO_1[10] has VCC driving its datain port
    Info: Pin GPIO_1[11] has VCC driving its datain port
    Info: Pin GPIO_1[12] has VCC driving its datain port
    Info: Pin GPIO_1[13] has VCC driving its datain port
    Info: Pin GPIO_1[14] has VCC driving its datain port
    Info: Pin GPIO_1[15] has VCC driving its datain port
    Info: Pin GPIO_1[16] has VCC driving its datain port
    Info: Pin GPIO_1[17] has VCC driving its datain port
    Info: Pin GPIO_1[18] has VCC driving its datain port
    Info: Pin GPIO_1[19] has VCC driving its datain port
    Info: Pin GPIO_1[20] has VCC driving its datain port
    Info: Pin GPIO_1[21] has VCC driving its datain port
    Info: Pin GPIO_1[22] has VCC driving its datain port
    Info: Pin GPIO_1[23] has VCC driving its datain port
    Info: Pin GPIO_1[24] has VCC driving its datain port
    Info: Pin GPIO_1[25] has VCC driving its datain port
    Info: Pin GPIO_1[26] has VCC driving its datain port
    Info: Pin GPIO_1[27] has VCC driving its datain port
    Info: Pin GPIO_1[28] has VCC driving its datain port
    Info: Pin GPIO_1[29] has VCC driving its datain port
    Info: Pin GPIO_1[30] has VCC driving its datain port
    Info: Pin GPIO_1[31] has VCC driving its datain port
    Info: Pin GPIO_1[32] has VCC driving its datain port
    Info: Pin GPIO_1[33] has VCC driving its datain port
    Info: Pin GPIO_1[34] has VCC driving its datain port
    Info: Pin GPIO_1[35] has VCC driving its datain port
Info: Following groups of pins have the same output enable
    Info: Following pins have the same output enable: system_0:u0|sdram_0:the_sdram_0|always5~0
        Info: Type bidirectional pin DRAM_DQ[0] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[7] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[14] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[5] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[13] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[4] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[12] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[3] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[11] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[2] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[10] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[1] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[9] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[8] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[15] uses the LVTTL I/O standard
        Info: Type bidirectional pin DRAM_DQ[6] uses the LVTTL I/O standard
    Info: Following pins have the same output enable: system_0:u0|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|in_a_write_cycle~16
        Info: Type bidirectional pin FL_DQ[0] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[7] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[5] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[4] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[3] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[2] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[1] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[6] uses the LVTTL I/O standard
    Info: Following pins have the same output enable: system_0:u0|sram_0_avalon_slave_0_arbitrator:the_sram_0_avalon_slave_0|sram_0_avalon_slave_0_write_n~28
        Info: Type bidirectional pin SRAM_DQ[8] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[15] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[6] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[5] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[13] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[4] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[12] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[3] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[11] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[2] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[10] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[1] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[9] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[0] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[7] uses the LVTTL I/O standard
        Info: Type bidirectional pin SRAM_DQ[14] uses the LVTTL I/O standard
    Info: Following pins have the same output enable: I2C_AV_Config:u1|I2C_Controller:u0|SDO
        Info: Type bidirectional pin I2C_SDAT uses the LVTTL I/O standard
Info: Quartus II Fitter was successful. 0 errors, 4 warnings
    Info: Processing ended: Sun Apr 08 00:55:04 2007
    Info: Elapsed time: 00:02:32


+----------------------------+
; Fitter Suppressed Messages ;
+----------------------------+
The suppressed messages can be found in C:/csce496/final_project/PROCESSOR/DE2_NIOS_DEVICE_LED.fit.smsg.


